CMOS 이미지 센서 저조도 INL 최적화: 분석 및 시뮬레이션

더 높은 해상도 이미지 센서에 대한 수요 증가로 픽셀 피치가 줄어들어 같은 센서 크기에 더 많은 픽셀을 넣을 수 있게 되었습니다. 같은 프레임 레이트로 읽기 위해 여러 행을 동시에 읽어야 합니다. 이는 픽셀 피치당 여러 개의 아날로그-디지털 변환기(ADC)를 필요로 합니다. ADC 피치는 더욱 줄어들어 더 타이트한 레이아웃을 요구합니다. 기생 결합 가능성이 증가하여 전기적 크로스토크로 나타납니다. 단일 슬로프 ADC 아키텍처에서 ADC들은 전원, 그라운드, 바이어스, 램프 등 일부 공통 네트를 공유합니다. 동시에 변환하는 더 많은 ADC가 이 공유 네트에 킥백을 일으킬 수 있습니다. 이는 비선형성 등 비이상적 현상을 초래할 수 있습니다.

그림 1. 컬럼 병렬 읽기 아키텍처. (이미지: Forza Silicon)

기존 비선형성 소스 외에도 ADC 어레이의 더 크고 밀집된 크기로 인해 어레이 레벨 효과가 더 눈에 띄게 됩니다. 이들은 선형성 플롯에서 딥을 유발할 수 있으며, 이는 수정이 번거롭고 여러 보정 곡선이 필요합니다. 전통적으로 광학적으로 검은 컬럼은 행 노이즈 보정과 오프셋 캔슬에 사용됩니다. 이들은 모두 유사한 신호 레벨을 가지므로 동시에 변환되어 공유 네트에 교란을 일으킵니다. 이는 이미지의 어두운 영역에서 비선형성을 생성할 수 있는데, 이는 사람의 눈에 더 잘 보입니다. 또한 어두운 영역에서의 ADC 변환 횟수는 장면에 따라 변할 수 있습니다. 결과적으로 교란의 크기가 변해 수정이 더 어려워집니다. 따라서 근원에서 문제를 제거하는 것이 더 낫습니다.

단일 슬로프 ADC와 선형성

그림 2. 일반적인 단일 슬로프 ADC. 픽셀 컬럼 버스는 CDS 연산으로 읽힙니다. (이미지: Forza Silicon)

컬럼 병렬 ADC 아키텍처와 단일 슬로프 ADC 회로도는 각각 그림 1과 그림 2에 나와 있습니다. ADC들은 상관 이중 샘플링(CDS)을 사용해 픽셀 전압을 읽습니다. 자동 영점 조정(AZ)은 픽셀 리셋 레벨을 기준으로 완료됩니다. 램프는 고정 기준 레벨에서 유지되고 픽셀 TG 레벨이 샘플링됩니다. 이 레벨은 이 시나리오에서 높은 것에서 낮은 것으로 범위가 정해진 램프 신호와 비교됩니다. 램프 신호와 TG 레벨이 같아지는 순간 래치 펄스가 생성됩니다.

이 펄스는 원하는 디지털 코드에 해당하는 카운터 값을 래치하는 데 사용됩니다. ADC 어레이에서 컬럼 버스 라인당 하나의 ADC가 있습니다. 전원, 그라운드, 바이어스, 램프는 어레이의 모든 ADC가 공유합니다. 결과적으로 ADC 어레이의 섹션들이 동시에 변환되면서 발생하는 킥백으로 인한 이 공유 네트상의 어떤 교란도 특정 행을 읽을 때 모든 ADC에 공통적입니다. 전통적으로 활성 픽셀 어레이 측면에 광학적으로 어두운 컬럼을 추가해 행 노이즈나 고정 오프셋을 보정합니다.

선형성은 측정된 출력과 이상적 출력의 차이를 측정합니다. 통합 비선형성(INL)으로 정량화됩니다. CMOS 이미지 센서의 일반적인 INL 소스에는 픽셀 출력 소스 폴로워, VLN 전류 소스, 램프, ADC 프론트엔드의 샘플링 커패시터, 프리앰프가 포함됩니다. 픽셀 소스 폴로워의 INL 기여는 주로 바디 효과 때문인데, 소스 전압이 증가함에 따라 소자의 임계 전압이 증가합니다. 이는 암신호로 알려져 있습니다(그림 3). VLN 전류는 VLN 소자의 드레인-소스 전압이 변함에 따라 변합니다(채널 길이 변조). VLN 전류의 변화는 픽셀 출력 소스 폴로워의 트랜스컨덕턴스(gm)에 영향을 주어 이득을 신호 의존적으로 만듭니다(1) 여기서 Rs는 VLN의 출력 임피던스입니다.

그림 3. 소스 폴로워와 그 출력에 대한 바디 효과. (이미지: Forza Silicon)

캐스코드 VLN 전류 소스 사용은 채널 길이 변조 효과를 줄이는 데 도움이 됩니다. 하지만 이는 밝은 신호 레벨에서 VLN 소자가 포화 상태에서 벗어날 수 있어 사용 가능한 픽셀 신호 범위를 줄이는 부작용이 있습니다. 램프는 또 다른 주요 INL 소스이며, 특히 램프 발생기의 전류 소스 유한 저항으로 인해 어두운 신호 레벨에서 그렇습니다. 마지막으로 ADC에서 주요 INL 소스는 샘플링 회로와 프리앰프입니다. 샘플링 회로 INL은 스위치의 신호 의존적 저항과 샘플링 캡의 신호 의존적 커패시턴스 때문에 발생하며, 이는 픽셀 리셋 레벨과 픽셀 TG 레벨의 정착 오차에 영향을 미칩니다.

저조도 INL 소스와 가능한 해결책

2절에서 설명한 대로 ADC들은 전원/그라운드, 바이어스, 램프를 모두 공유합니다. 상당수의 ADC가 동시에 변환하면 공유 네트에 킥백이 발생합니다. CDS가 픽셀과 ADC의 무작위 오프셋을 상쇄하는 데 사용되므로, 같은 신호 레벨에 대한 변환이 근접해 발생합니다. 결과적으로 여러 ADC가 같은 신호 레벨을 변환하면 상당한 킥백이 발생해 INL을 초래합니다. 이 효과는 픽셀과 ADC의 시간적 노이즈가 광자 쇼트 노이즈를 지배하는 암신호 영역에서 더 두드러집니다. 더 밝은 신호 레벨을 변환하는 ADC들은 더 많은 쇼트 노이즈를 가지며 동시에 변환하지 않아 더 분산된 킥백이 발생합니다. 광학적으로 검은 컬럼 외에도 어두운 신호 영역에서 변환하는 ADC 수는 장면에 따라 변할 수 있습니다. 교란은 공간적 성분도 가지며, 교란 소스에 가까운 ADC들이 더 큰 킥백을 경험해 더 큰 INL을 초래합니다. 결과적으로 INL은 크기와 공간 분포 모두에서 장면 의존적이 되어 후처리에서 수정하기 매우 어렵습니다. 칩에서 INL을 줄이는 것이 바람직합니다.

이 공식은 VLN 전류의 변화가 픽셀의 출력 소스 폴로워의 트랜스컨덕턴스(gm)에 영향을 주어 이득을 신호 의존적으로 만든다는 것을 설명합니다(1) 여기서 Rs는 VLN의 출력 임피던스입니다. (이미지: Forza Silicon)

램프는 주요 INL 소스입니다. 활성 어레이를 변환하는 ADC들은 램프 기울기 교란으로 인해 저조도 레벨에서 INL 플롯에 범프가 생깁니다. 교란의 크기는 램프 분배 라우팅의 RC 기생 용량에서 오는 로우패스 필터로 인해 소스에서 더 먼 ADC들에서 줄어듭니다. 램프에 대한 교란은 기생 커패시턴스를 통해 프리앰프 출력 천이의 킥백 효과로 인해 발생합니다. 작은 ADC 피치로 인해 더 타이트한 라우팅이 필요해 램프 분리가 더 어려워집니다.

그림 4. 프리앰프의 밀러 커패시턴스. (이미지: Forza Silicon)

프리앰프의 입력 MOSFET의 CGD에서 또 다른 기생 결합 소스가 있습니다(그림 4). 이 소자들은 플리커 노이즈를 줄이기 위해 큰 W와 L로 설계되어 더 큰 관련 커패시턴스를 가집니다. 프리앰프에 캐스코드 구성을 사용하면 커패시턴스의 밀러 효과를 줄이는 데 도움이 됩니다.

또 다른 교란 소스는 비교기 바이어스입니다. 교란은 바이어스 자체나 그것이 참조하는 전원/그라운드에 있을 수 있습니다. 이는 전류 소스의 CGD(프리앰프와 같은 메커니즘)에 의해 발생합니다. 전원/그라운드 교란은 비교기 출력이 스위칭될 때 갑작스러운 IR 강하로 인해 발생합니다. 많은 ADC가 동시에 변환하거나 전원과 그라운드의 임피던스가 큰 경우(예: 제한된 금속 레이어 수로 인해) IR 강하 레벨은 커질 수 있습니다.

그림 5. 천이 시간 차이로 인한 ADC 변환 변동. (이미지: Forza Silicon)

같은 이미지 센서 포맷에서 더 높은 해상도와 더 높은 프레임 레이트로 이동하는 현재 트렌드의 결과로, 더 많은 ADC를 넣고 사양을 달성하기 위해 ADC 피치가 감소하고 있습니다. 하지만 센서 크기도 같은 비율로 조정되지 않아 전원과 그라운드 네트 라우팅은 같은 요소로 개선되지 않았습니다. IR 강하는 비교기 바이어스의 VGS를 변화시켜 피해 ADC 비교기의 전류 변화를 초래합니다. 차례로 바이어스 전류의 노이즈는 비교기의 천이 시간을 변화시켜 비선형성으로 나타날 수 있습니다(그림 5).

비선형성은 높은 프레임 레이트를 달성하기 위해 유효 행 시간을 줄이는 데 사용되는 더 빠른 ADC 카운트 레이트에서 더 중요해집니다. 교란을 줄이기 위해 여러 옵션이 있습니다. 첫째, 바이어스 발생기의 드라이브 강도를 높여 바이어스 노드의 임피던스를 줄이면 교란의 더 빠른 정착에 도움이 됩니다. 둘째, 같은 전원 도메인에서 빠르게 스위칭하는 게이트 수를 줄이면 전원/그라운드의 IR 강하 감소에 도움이 됩니다. 이는 이 장치들을 다른 전원 도메인으로 이동해 달성합니다. 전원/그라운드 라우팅 저항 최소화에도 신중한 고려가 필요합니다.

또 다른 접근법은 피해 ADC에 대한 글리치 효과를 줄이는 것입니다. 이는 각 ADC에서 바이어스 전압을 별도로 샘플링함으로써 달성할 수 있습니다. 결과적으로 교란이 바이어스 네트를 통해 전파되지 않고, 전원/그라운드 교란이 샘플링된 바이어스 전압에 미러링되어 같은 VGS를 유지합니다. 전원/그라운드 교란이 VGS를 변화시키지 않도록 샘플링 캡 크기 조정에 적절한 주의가 필요합니다. 비교기 바이어스 전압 샘플링의 트레이드오프는 kTC 노이즈 도입입니다. 비교기가 신호 체인에서 프리앰프 다음에 오므로, 입력 추천 ADC 시간적 노이즈에 대한 kTC 효과는 보통 미미합니다.

그림 6. INL 시뮬레이션 테스트벤치. 이 다이어그램에서 ADC 어레이는 9개 섹션으로 나뉩니다. (이미지: Forza Silicon)

이 효과를 조사하기 위해 ADC 어레이를 모델링하고 INL을 플로팅했습니다. 모든 전원, 그라운드, 바이어스, 램프의 라우팅 저항이 시뮬레이션 테스트벤치에 모델링되었습니다. 레퍼런스(램프와 바이어스)는 수평으로 라우팅됩니다. 전원과 그라운드는 수평과 수직으로 라우팅됩니다. ADC 어레이는 섹션으로 나누고 m-factor를 사용해 모델링합니다. 어레이를 모델링하는 데 필요한 섹션 수를 결정할 때 공급/그라운드 관련 변동을 합리적인 런타임으로 시뮬레이션할 수 있도록 특별히 주의를 기울입니다. 어두운 컬럼도 테스트벤치에 포함됩니다. ADC들은 RC 추출되어 기생 커패시턴스 효과가 결과에 나타납니다. 전원과 그라운드의 수직 라우팅은 센서의 실제 라우팅을 나타내도록 신중하게 모델링됩니다. 테스트벤치는 어레이의 한 섹션을 고정된 암신호 레벨로 유지하도록 설정됩니다. 어레이의 나머지 ADC들에 대한 입력을 스위핑해 INL 플로팅합니다. 각 섹션의 선형성을 비교해 공간적 패턴이 있는지 확인합니다. 테스트벤치의 블록 다이어그램은 그림 6에 나와 있습니다.

그림 7. INL 플롯 비교. (이미지: Forza Silicon)

수정 전후 시뮬레이션 결과가 그림 7에 나와 있습니다. INL 플롯은 신호 범위의 처음 25%에 대한 것입니다. 원래 결과는 수정 없이 INL 플롯을 표시합니다. 다음 두 플롯은 이전 섹션에서 언급된 수정으로 INL을 보여줍니다. 한 플롯에서는 비교기 바이어스가 샘플링되지 않았고, 다른 경우에서는 비교기 바이어스가 샘플링되었습니다. 보듯이 비교기 바이어스가 샘플링되면 INL이 크게 개선됩니다.

이 기사는 ADC 어레이에서 저조도 비선형성을 예측하기 위한 분석 및 시뮬레이션 방법론을 제시했습니다. 기존 INL 소스는 잘 이해되고 있지만, 픽셀 어레이 해상도가 증가하고 ADC 피치가 결과적으로 감소함에 따라 추가 어레이 비선형성 소스가 두드러지게 되었습니다. ADC 어레이의 공통 네트에 영향을 줄 수 있는 여러 가능한 소스, 가장 두드러진 것은 램프와 바이어스입니다. 몇 가지 신중한 설계 선택이 필요한 이 교란을 줄이는 방법들이 제시되었습니다. 소스를 식별하는 방법도 제시되었는데, 이는 ADC 어레이의 신중한 모델링을 필요로 합니다. 시뮬레이션 결과는 낮은 코드 레벨에서 INL 딥이 나타나며 수정을 통해 개선됨을 보여줍니다.

이 기사는 Forza Silicon Corporation(캘리포니아주 패서디나)의 선임 아날로그 설계 엔지니어 Jatin Hansrani가 작성했습니다. 자세한 정보는 여기를 방문하세요.