전원 켜기 단계 결정:멀티칩 동기화 사용

다중 디지털 신호 처리(DSP) 블록, 광대역 디지털-아날로그 변환기(DAC) 및 광대역 아날로그-디지털 변환기(ADC)를 단일 모놀리식 칩에 통합함으로써 이제 전력 소모가 많은 FPGA 리소스를 오프로드할 수 있습니다. 이전에 달성할 수 있었던 것보다 더 높은 속도로 샘플링할 수 있는 더 작은 설치 공간, 더 낮은 전력, 증가된 채널 수 플랫폼을 허용합니다. 이 새로운 기능과 함께 이러한 집적 회로(IC) 내에 새로운 다중 칩 동기화(MCS) 알고리즘이 제공되어 사용자가 시스템에 전원을 공급하거나 시스템에 소프트웨어를 수정할 때 모든 채널에 대해 알려진(결정론적) 위상을 달성할 수 있습니다. 따라서 이 결정적 단계는 이러한 IC에 연결된 프런트 엔드 네트워크에 대한 출력 또는 입력에서 모든 채널의 동기화를 달성하는 데 필요한 광범위한 시스템 수준 보정 알고리즘을 단순화합니다. 이 기사에서는 여러 디지타이저 IC, 클록 소스 및 디지털 인터페이스로 구성된 16채널 수신기/송신기 플랫폼을 사용하면서 이 MCS 기능을 시연하는 실험 결과를 제공합니다.

고수준 시스템 블록 다이어그램

이 테스트에 사용된 시스템의 블록 다이어그램은 그림 1에 나와 있으며 각각 4개의 12GSPS DAC, 4개의 4GSPS ADC, 12개의 DUC(디지털 업컨버터) 및 12개의 디지털로 구성된 4개의 통합 DAC/ADC/DSP IC로 구성되어 있습니다. 다운 컨버터(DDC) 블록.

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그림 1. MCS 및 다중 채널 교정 알고리즘을 시연하는 데 사용되는 시스템의 상위 수준 블록 다이어그램. (출처:Analog Devices)

DUC/DDC는 디지털 도메인 내에서 주파수 변환 및/또는 보간/데시메이션을 허용합니다. 보드에 주입된 단일 500MHz 기준 클록을 사용하여 기준 고정 클록 버퍼를 사용하여 MCS에 필요한 시스템 기준 신호와 베이스밴드 프로세서(BBP)에 대한 디지털 인터페이스에 필요한 클록을 생성합니다. 또한 이 시스템에는 공통 기준에서 각 디지털화 IC를 클럭하는 데 필요한 12GHz 소스를 생성하는 4개의 개별 PLL(위상 고정 루프) 합성기가 포함되어 있습니다. RF 프런트 엔드는 각 디지타이저 출력/입력에 부착되어 에지 런치 RF 커넥터로/로부터 필터링 및 증폭된 신호를 생성합니다. 완전한 배전 솔루션이 구현됩니다. 시스템에 필요한 모든 전압은 단일 12V 소스에서 생성됩니다. 모든 전송 신호는 보드 하단에서 전파되는 반면 모든 수신 신호는 보드 상단에서 전파되어 최적의 채널 간 절연을 달성합니다.

하위 배열 클록 트리 구조

앞서 언급한 바와 같이, 서브어레이 클록 트리는 분할되어 위의 그림 1과 같이 4개의 개별 PLL 합성기 IC의 기준 입력으로 전송되는 단일 500MHz 기준 소스로 구성됩니다. 이 500MHz 신호도 10dB 결합, 증폭됩니다. , 그리고 디지털 인터페이스에 필요한 시스템 참조(SYSREF) 및 BBP 클록 생성을 담당하는 다른 클록 버퍼 IC로 전송됩니다. 이 시계 트리의 목표는 다음과 같이 세 가지입니다.

• 개별 채널 SYSREF 지연을 허용하여 IC 간의 트레이스 길이 불일치를 수정합니다.
• 개별 PLL/신디사이저 위상 조정을 허용하므로 각 디지타이저 IC 클록 소스 전체에서 동기화를 보장하여 시스템 내에서 유도된 열 기울기를 보상합니다.
• 사용자가 디지털화 IC에 필요한 설정 및 유지 요구 사항을 달성할 수 있도록 합니다.

클록 트리 IC는 이러한 칩 내에 있는 디지털 및 아날로그 지연 블록의 도움으로 소프트웨어 및/또는 하드웨어에서 다양한 보드 레이아웃 이상을 수정할 수 있음을 보여주기 위해 선택되었습니다. 궁극적으로 결과는 이러한 각 IC의 동일한 샘플 클록 주기 내에서 필요한 모든 IC에 SYSREF 펄스를 제공할 수 있는 클록 트리입니다.

베이스밴드 프로세서가 있는 디지털 인터페이스

4개의 디지털화 IC는 각각 BBP와 JESD204B 또는 JESD204C 디지털 링크 인터페이스를 설정합니다. ^1,2 이 인터페이스는 물리적 트레이스(SERDES)를 통해 ADC 및 DAC 코드를 BBP와 주고받는 역할을 합니다. 이 인터페이스에서 사용되는 차동 SERDES 트레이스의 수를 이 링크의 레인 수(L)라고 합니다. 링크를 통해 전송된 변환기 비트 분해능은 N'으로 간주됩니다. 채널화된 데이터 경로의 수는 가상 변환기라고도 하며 M으로 표시됩니다. 이 기사에 표시된 결과는 DAC 측 링크에 대해 M =16, N' =16, L =4 및 M =8인 JESD204C 링크를 사용합니다. , N' =16, ADC 측 링크의 경우 L =2.

디지타이저 IC와 BBP 간에 데이터가 송수신되는 속도를 레인 속도라고 합니다. 실리콘의 DSP 블록(즉, DDC/DUC)을 사용하면 사용자가 물리적 레인을 통해 전송되는 데이터 속도와 다른 속도로 디지타이저를 샘플링할 수 있습니다. 이와 같이 레인 속도는 각 데이터 경로에 대한 디지털 데시메이트/보간된 데이터 속도에 따라 달라집니다. 이 작업을 위해 250MSPS I/Q 데이터 속도가 사용되었습니다. JESD204C 인터페이스의 경우 레인 속도는 다음과 같이 정의됩니다.

JESD204B 인터페이스의 경우 레인 속도는 다음과 같이 정의됩니다.

이 기사에 표시된 결과는 ADC 및 DAC 측 JESD204C 링크 모두에 대해 16.5Gbps의 레인 속도를 사용합니다.

각 JESD204B/JESD204C 링크는 서로 다른 서브클래스 내에서 설정할 수 있습니다. 이러한 하위 클래스는 멀티칩 동기화 또는 결정적 지연이 필요한지 여부에 따라 구분됩니다. 이 작업을 위해 표시된 데이터는 JESD204C 서브클래스 1 모드를 사용하므로 SYSREF 신호를 사용하여 시스템 내에 존재하는 여러 링크를 통해 전송되는 디지털 데이터의 일부를 정렬합니다. 특히 이 JESD204C 서브클래스 1 모드에서 SYSREF 신호는 다음 속도로 전송하는 로컬 확장 다중 블록 카운터(LEMC)를 정렬하는 데 사용됩니다.

여기서 F는 레인당 JESD 프레임당 옥텟 수이고 K는 단일 다중 프레임당 프레임 수입니다. 이 작업의 경우 F =8 및 K =32이므로 7.8125MSPS의 LEMC 비율이 사용됩니다. 성공적인 MCS 루틴은 LEMC 속도의 정수 배수가 아닌 RF 주파수가 결정적 전원 켜기 단계를 달성할 수 있음을 입증해야 하므로 이 LEMC 속도에 대한 지식이 중요합니다.

다중 칩 동기화 방법

이 시스템 내에서 광대역 통합 ADC/DAC IC는 IC 내에서 DUC/DDC DSP 블록을 사용하는 동안에도 모든 송신 및 수신 RF 채널에서 전원 공급 결정적 위상을 허용하는 MCS 회로를 제공합니다. 이 MCS 기능을 통해 사용자는 공장 교정 중에 조회 테이블(LUT)을 채워 작동 중단 시간을 최소화할 수 있습니다. 성공적인 MCS 시연은 시도된 모든 RF 주파수, 열 구배 및 시스템 전원 주기에 대해 시스템 내의 모든 채널에 걸쳐 결정론적 위상을 제공할 수 있어야 합니다.

통합 ADC/DAC IC는 위의 그림 1과 같이 12개의 DUC 블록과 12개의 DDC 블록을 포함합니다. 이러한 각 블록에는 DAC 디지털 입력 신호의 데이터 속도를 변경하기 위한 보간(DUC) 또는 데시메이션(DDC) 하위 블록이 포함되어 있습니다. ADC 디지털화된 출력 신호. 또한 각 DUC/DDC에는 디지털 영역 내에서 주파수 변환을 허용하는 복잡한 NCO(수치 제어 발진기)가 포함되어 있습니다. 이러한 각 NCO는 DAC/ADC와 BBP 간의 디지털 신호를 수정하여 다양한 SERDES 트레이스 길이 불일치를 보상할 수 있도록 실시간 복합 위상 조정이 가능합니다.

이러한 ADC/DAC IC의 MCS 기능은 디지타이저 IC 데이터 경로의 모든 측면에서 위상 결정성을 달성하는 역할을 합니다. MCS를 달성하기 위한 워크플로는 그림 2에 나와 있습니다.

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그림 2. MCS 워크플로에는 데이터 경로의 여러 부분을 정렬하는 별도의 기능이 포함됩니다. (출처:Analog Devices)

MCS 알고리즘은 두 개의 개별 기능으로 나눌 수 있습니다.

• 원샷 동기화:이 기능은 하위 어레이 시스템 내 모든 디지타이저 IC의 물리적 레인을 통해 전송되는 베이스밴드 데이터를 정렬하는 역할을 합니다.
• NCO 마스터-슬레이브 동기화:이 기능은 하위 어레이 시스템 내의 다양한 디지타이저 IC 전체에 걸쳐 모든 NCO를 정렬하는 역할을 합니다.

원샷 동기화 기능을 사용하려면 먼저 사용자가 JESD 링크 매개변수(예:M, N', L 등)를 정의한 다음 원하는 SYSREF 평균화(연속 SYSREF 펄스를 사용하는 경우)에 대한 동기화 논리를 구성해야 합니다. 또한 원하는 LEMC 지연을 사용하여 SYSREF 에지 이후 특정 지연에서 LEMC가 생성되도록 할 수 있습니다. 이 작업이 완료되면 사용자는 각 디지타이저 IC 내에서 원샷 동기화 비트를 활성화한 다음 그림 3과 같이 SYSREF 펄스를 동일한 클록 주기 내에서 각 IC로 보내도록 요청합니다.

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그림 3. MCS 알고리즘은 SYSREF 신호를 사용하여 원샷 동기화를 구현하고 GPIO 신호를 사용하여 결정적 위상을 달성하기 위해 NCO 마스터-슬레이브 동기화를 구현합니다. (출처:Analog Devices)

이 시스템의 경우 모든 디지타이저 IC에 동기 SYSREF를 허용하기 위해 클록 버퍼 IC 내에 아날로그 미세 지연이 도입되었습니다. SYSREF 신호와 각 IC 링크의 LEMC 경계 사이의 위상 관계에 대한 정보를 제공하는 각 IC 내의 레지스터를 쿼리하여 원샷 동기화 프로세스가 성공적으로 수행되었는지 확인하기 위해 후속 검사를 실행할 수 있습니다.

안정적인 위상이 측정되면(즉, SYSREF-LEMC 위상 레지스터가 0을 읽음) 사용자는 모든 디지타이저 IC의 LEMC가 정렬되어 NCO 마스터-슬레이브 동기화 프로세스를 진행할 수 있음을 알게 됩니다. 이 활동을 위해 원샷 동기화에 대해 설명된 하위 작업은 칩 제조업체에서 제공하는 API(응용 프로그래밍 인터페이스)에 포함되어 있습니다.

NCO 마스터-슬레이브 동기화 기능은 먼저 위의 그림 3에서와 같이 서브어레이 내의 디지타이저 IC 중 하나를 마스터 칩으로 작동하도록 할당합니다. 그러면 다른 모든 디지타이저가 슬레이브 IC로 간주됩니다. 마스터 IC는 이 장치의 GPIO0 핀이 출력으로 구성되고 3개의 슬레이브 디지타이저 IC의 GPIO0 네트로 라우팅되도록 설정됩니다. 슬레이브 GPIO0 네트는 입력으로 구성됩니다. 그런 다음 사용자는 SYSREF 펄스, LEMC 상승 에지 또는 LEMC 하강 에지에서 트리거하도록 선택할 수 있습니다. 이 기사에 표시된 데이터의 경우 LEMC 상승 에지가 NCO 마스터-슬레이브 동기화 트리거 소스로 사용되며 GPIO 네트는 하위 어레이에서 로컬이 아닌 BBP를 통해 라우팅됩니다. 다음으로 DDC 동기화 비트는 로우로 토글되고 ADC 측 NCO 동기화 알고리즘을 준비하기 위해 하이로 토글됩니다. 마찬가지로 마이크로프로세서 정렬 비트는 로우로 토글되었다가 하이로 토글되어 DAC 측 NCO 동기화 알고리즘을 준비합니다.

이 트리거가 요청되면 다음 LEMC 상승 에지에서 마스터 디지타이저 IC가 GPIO0 네트를 통해 마스터 출력 신호를 높게 표시합니다. 이 신호는 각 슬레이브 장치의 GPIO0 입력으로 전파됩니다. 다음 LEMC 에지에서 모든 디지타이저 IC는 NCO 재설정 알고리즘을 경험합니다. 그 후에는 NCO 마스터-슬레이브 동기화 알고리즘과 관련하여 모든 LEMC 펄스가 무시됩니다. 원샷 동기화와 마찬가지로 이러한 NCO 마스터-슬레이브 동기화 하위 작업은 사용자가 쉽게 사용할 수 있도록 API 기능에 포함됩니다.

원샷 동기화와 NCO 마스터-슬레이브 동기화 기능을 모두 사용하면 그림 4와 같이 각 수신 및 전송 채널의 출력 위상 오프셋이 여러 전원 주기 후에 반복 가능하도록 두 입력을 모든 DDC/DUC에 정렬합니다. 데이터 그림 4는 시스템이 재부팅될 때마다 정적 열 구배에서 작동하는 동안 각 수신 및 송신 채널라이저에 대해 100회의 전원 주기(여러 개의 실선 점으로 표시)에 대해 보정된 위상 오프셋을 보여줍니다.

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그림 4. 수신 미세 DDC(왼쪽)와 전송 미세 DUC(오른쪽)는 MCS 알고리즘을 수행할 때 적절하게 정렬됩니다. (출처:Analog Devices)

이 그림에 있는 여러 점에서 볼 수 있듯이 지정된 DDC/DUC에 대한 각 색상의 점은 전원을 껐다 켠 후 동일한 위치에 모두 밀접하게 클러스터되어 해당 특정 채널에 대한 결정적 위상을 나타냅니다. 이 테스트의 데이터에 대해 8개의 채널라이저 DUC는 모두 전송 측에서 사용되었지만 8개의 채널라이저 DDC 중 4개만 사용되었습니다. 그러나 실제로 8개의 채널라이저 DDC는 모두 MCS 알고리즘을 사용하면서 결정적 위상을 제공하는 것으로 확인되었습니다.

부팅 시 이 알고리즘을 실행하면 PLL 합성기 샘플 클록과 클록 IC SYSREF가 부팅 시 동일한 위상 관계를 유지하는 경우 각 채널에 대해 결정적 위상이 설정됩니다. 그러나 모든 시스템은 열 구배를 겪게 되어 PLL 클록 드리프트가 발생할 수 있으며 보상되지 않은 상태로 두면 다른 전원 켜기 단계가 발생할 수 있습니다. 시스템 내의 열 기울기 드리프트를 보상하기 위해 이 플랫폼은 PLL 합성기 위상 조정을 사용합니다.

이 기사 시리즈의 다음 부분에서는 PLL 합성기 위상 조정, 여러 하위 배열로의 확장성, 시스템 수준 보정 알고리즘을 살펴보겠습니다.

참조

1 델 존스. "JESD204C 입문서:새로운 기능 및 그 내용 - 1부." 아날로그 대화 , 권. 53, 2번, 2019년 6월.

2 델 존스. “JESD204C 입문서:새로운 기능과 그 내용—2부.” 아날로그 대화 , 권. 53, 3번, 2019년 7월.