전원 투자상 단계 결정론: 고속 ADC/DAC 플랫폼에서 멀티칩 동기화 활용

여러 디지털 신호 처리 블록, 광대역 DAC와 ADC를 단일 모놀리식 칩에 통합함으로써 전력 소모가 큰 FPGA 리소스를 오프로드할 수 있게 되었다. 그 결과 이전보다 더 높은 채널 수와 샘플링 레이트를 지원하면서도 더 작고 전력 효율적인 플랫폼이 가능해졌다. 결정적으로, 이러한 고급 IC들은 멀티칩 동기화(MCS) 알고리즘을 내장하여 전원 투자상 모든 채널에 대해 결정론적 위상을 제공함으로써, 프론트엔드 네트워크를 정렬하기 위한 복잡한 시스템 레벨 캘리브레이션의 필요성을 제거한다.

고수준 시스템 블록 다이어그램

그림 1에 도시된 테스트 시스템은 4개의 통합 DAC/ADC/DSP IC로 구성되며, 각각 4개의 12 GSPS DAC, 4개의 4 GSPS ADC, 12개의 디지털 업컨버터(DUC)와 12개의 디지털 다운컨버터(DDC)를 포함한다. 전체 어레이는 단일 500 MHz 레퍼런스 클럭으로 구동되며, 이는 4개의 PLL 신시사이저로 분배되어 각 디지타이저 IC에 필요한 12 GHz 클럭을 생성한다. 모든 입출력에 RF 프론트엔드가 부착되어 에지 론치 RF 커넥터에 대한 필터링과 증폭을 제공한다. 모든 신호는 단일 12V 전원으로 구동되며, 송신 경로는 보드 하단 레이어에, 수신 경로는 상단 레이어에 라우팅되어 채널 간 격리를 극대화한다.

이미지 클릭 시 원본 크기 표시

그림 1. MCS 및 멀티채널 캘리브레이션 알고리즘 시연에 사용된 시스템의 고수준 블록 다이어그램. (출처: Analog Devices)

서브어레이 클럭 트리 구조

클럭 트리는 단일 500 MHz 레퍼런스를 중심으로 구축되며, 이는 4개의 PLL 신시사이저와 시스템 레퍼런스 신호(SYSREF)와 베이스밴드 프로세서(BBP) 클럭을 생성하는 레퍼런스-잠금 버퍼를 구동한다. 이 아키텍처는 세 가지 주요 이점을 제공한다:

• 개별 채널 SYSREF 지연으로 IC 간 트레이스 길이 불일치 보정
• PLL별 위상 조정으로 모든 디지타이저 클럭 동기화 및 열적 구배 보상
• 사용자 정의 SYSREF 지연으로 각 디지타이저의 셋업/홀드 요구사항 충족

버퍼 IC의 아날로그 파인 딜레이 탭은 SYSREF 펄스가 모든 IC에 동일한 샘플 클럭 주기 내에 도달하도록 하여, 소프트웨어나 하드웨어에서 보정 가능한 단일 위상 레퍼런스를 제공한다.

베이스밴드 프로세서와의 디지털 인터페이스

각 디지타이저는 BBP와 JESD204B 또는 JESD204C 링크를 설정한다. 링크 파라미터(레인 수 L, 컨버터 해상도 N', 가상 컨버터 M)가 데이터 대역폭을 결정한다. 이 연구에서 DAC 링크는 M=16, N'=16, L=4를 사용하고, ADC 링크는 M=8, N'=16, L=2를 사용한다. 250 MSPS I/Q 데이터 레이트에서 ADC와 DAC 양측 모두 레인 레이트는 16.5 Gbps이며, 계산은 다음과 같다:

JESD204B의 경우:

링크는 JESD204C 서브클래스 1로 동작하며, 이는 SYSREF를 사용하여 로컬 확장 멀티블록 카운터(LEMC)를 정렬한다. LEMC는 7.8125 MSPS로 동작한다(F=8 옥텟/프레임, K=32 프레임/멀티프레임). 임의 RF 주파수에서 결정론적 위상을 위해서는 시스템 온도 변화에도 LEMC 레이트가 일정해야 한다.

멀티칩 동기화 방법

통합 ADC/DAC IC는 MCS 회로를 제공하여 DUC/DDC DSP 블록이 활성화되어도 모든 송수신 RF 채널에 결정론적 위상을 보장한다. 공장 캘리브레이션 중 룩업 테이블(LUT)이 채워져, RF 주파수, 열적 드리프트, 시스템 리셋에 관계없이 매 전원 투자상 동일한 위상 정렬을 달성한다.

그림 2는 2단계 MCS 워크플로를 보여준다:

이미지 클릭 시 원본 크기 표시

그림 2. MCS 워크플로가 전체 서브어레이의 데이터 레인과 내부 NCO를 정렬한다. (출처: Analog Devices)

알고리즘은 두 단계로 나뉜다:

• 원샷 동기화 - SYSREF와 LEMC 경계를 동기화하여 모든 디지타이저의 JESD 데이터 레인을 정렬
• NCO 마스터-슬레이브 동기화 - BBP를 통해 GPIO 기반 트리거를 라우팅하여 모든 내부 NCO 정렬

원샷 동기화 중 사용자는 JESD 파라미터를 정의하고 선택적 SYSREF 평균화를 구성한다. 시스템은 모든 IC에 동시 SYSREF 펄스를 발행한다. 결과 SYSREF-LEMC 위상 레지스터를 폴링하며, 0 값은 정렬을 확인한다. 다음으로 마스터-슬레이브 동기화에서 한 IC를 마스터로 지정하고, 그 GPIO0 출력이 나머지 IC의 GPIO0 입력을 구동한다. LEMC 라이징 에지에서 트리거하면 모든 슬레이브의 NCO가 리셋되어 마스터의 위상에 잠긴다.

이미지 클릭 시 원본 크기 표시

그림 3. SYSREF 신호로 원샷 동기화, GPIO 신호로 NCO 마스터-슬레이브 동기화, 결정론적 위상 달성. (출처: Analog Devices)

두 단계 후, 수신 DDC와 송신 DUC는 정적 열적 구배 하에서도 100번의 전원 사이클에 걸쳐 반복 가능한 위상 오프셋을 보인다. 그림 4는 각 채널에 대해 보정된 위상 오프셋이 밀집되어 있음을 보여주며, 모든 8개 DDC와 8개 DUC에 대한 결정론적 동작을 확인한다.

이미지 클릭 시 원본 크기 표시

그림 4. 수신 파인 DDC(좌)와 송신 파인 DUC(우)가 반복된 전원 사이클 후에도 정렬된 상태 유지. (출처: Analog Devices)

MCS 알고리즘이 부팅 시 실행되면, PLL 신시사이저가 SYSREF 신호와의 위상 관계를 유지하는 한 결정론적 위상이 확립된다. 열 드리프트로 인한 PLL 위상 변화를 상쇄하기 위해, 플랫폼은 정렬을 보존하는 PLL 신시사이저 위상 조정을 통합한다.

다음 편에서는 PLL 위상 조정을 자세히 탐구하고, 다중 서브어레이로의 확장성을 검토하며, 이 결정론적 기반 위에 구축되는 시스템 레벨 캘리브레이션 알고리즘을 제시할 예정이다.

참고문헌

1. Del Jones, "JESD204C Primer: What's New and in It for You—Part 1." Analog Dialogue, vol. 53, no. 2, 2019년 6월.

2. Del Jones, "JESD204C Primer: What's New and in It for You—Part 2." Analog Dialogue, vol. 53, no. 3, 2019년 7월.