논리 신호 전압 레벨

TTL 게이트 입력의 전압 허용 오차

TTL 게이트는 5볼트, +/- 0.25볼트의 공칭 전원 전압에서 작동합니다. 이상적으로 TTL "높음" 신호는 정확히 5.00볼트이고 TTL "낮음" 신호는 정확히 0.00볼트입니다.

그러나 실제 TTL 게이트 회로는 이러한 완벽한 전압 레벨을 출력할 수 없으며 이러한 이상적인 값에서 크게 벗어나는 "높음" 및 "낮음" 신호를 수용하도록 설계되었습니다.

"허용되는" 입력 신호 전압 범위는 "낮음" 논리 상태의 경우 0볼트에서 0.8볼트이고 "높음" 논리 상태의 경우 2볼트에서 5볼트입니다.

"허용 가능한" 출력 신호 전압(특정 범위의 부하 조건에 대해 게이트 제조업체가 보증하는 전압 레벨) 범위는 "낮음" 논리 상태의 경우 0V ~ 0.5V, "높음" 논리 상태의 경우 2.7V ~ 5V입니다. :

0.8볼트에서 2볼트 사이의 전압 신호가 TTL 게이트의 입력으로 보내지면 게이트에서 특정 응답이 없을 것입니다. 이러한 신호는 불확실한 것으로 간주됩니다. , 그리고 어떤 논리 게이트 제조업체도 게이트 회로가 그러한 신호를 해석하는 방법을 보장하지 않을 것입니다.

TTL 노이즈 마진

보시다시피, 출력 신호 레벨에 대한 허용 범위는 입력 신호 레벨보다 좁습니다. 디지털 신호를 다른 TTL 게이트의 입력으로 출력하는 모든 TTL 게이트가 수신 게이트에 허용되는 전압을 전송할 수 있도록 합니다. 허용 가능한 출력 범위와 입력 범위 간의 차이를 노이즈 마진이라고 합니다. 게이트의.

TTL 게이트의 경우 낮은 수준의 노이즈 마진은 0.8볼트와 0.5볼트(0.3볼트)의 차이이고 높은 수준의 노이즈 마진은 2.7볼트와 2볼트(0.7볼트)의 차이입니다. 간단히 말해서 노이즈 마진은 수신 게이트가 신호를 잘못 해석하기 전에 약한 게이트 출력 전압 신호에 중첩될 수 있는 스퓨리어스 또는 "노이즈" 전압의 피크 양입니다.

CMOS 게이트 입력의 전압 허용 오차

CMOS 게이트 회로는 TTL과 상당히 다른 입력 및 출력 신호 사양을 가지고 있습니다. 5볼트의 전원 공급 장치 전압에서 작동하는 CMOS 게이트의 경우 허용되는 입력 신호 전압 범위는 "낮은" 논리 상태의 경우 0볼트에서 1.5볼트, "높은" 논리 상태의 경우 3.5볼트에서 5볼트입니다.

"허용 가능한" 출력 신호 전압(특정 범위의 부하 조건에 대해 게이트 제조업체가 보증하는 전압 레벨) 범위는 "낮음" 논리 상태의 경우 0볼트 ~ 0.05볼트, "높음" 논리 상태의 경우 4.95볼트 ~ 5볼트입니다. :

CMOS 노이즈 마진

이 그림에서 CMOS 게이트 회로는 TTL보다 노이즈 마진이 훨씬 더 큽니다. CMOS 로우 레벨 및 하이 레벨 마진의 경우 1.45볼트, TTL의 경우 최대 0.7볼트입니다. 다시 말해 CMOS 회로는 신호 해석 오류가 발생하기 전에 입력 라인에 중첩된 "노이즈" 전압의 두 배 이상을 견딜 수 있습니다.

더 높은 작동 전압에서 노이즈 마진

CMOS 노이즈 마진은 작동 전압이 높을수록 더욱 넓어집니다. 5볼트의 전원 공급 장치 전압으로 제한되는 TTL과 달리 CMOS는 최대 15볼트의 전압으로 전원을 공급받을 수 있습니다(일부 CMOS 회로는 최대 18볼트).

다음은 각각 10볼트 및 15볼트에서 작동하는 CMOS 집적 회로의 입력 및 출력 모두에 대해 허용되는 "높음" 및 "낮음" 상태입니다.

허용 가능한 "높음" 및 "낮음" 신호의 여백은 이전 그림에 표시된 것보다 클 수 있습니다. 표시된 내용은 제조업체 사양을 기반으로 한 "최악의 경우" 입력 신호 성능을 나타냅니다. 실제로 게이트 회로는 여기에 지정된 것보다 훨씬 낮은 전압의 "높은" 신호와 상당히 큰 전압의 "낮은" 신호를 허용합니다.

반대로 표시된 극도로 작은 출력 마진(전원 공급 장치 "레일"의 0.05볼트 이내로 "높음" 및 "낮음" 신호에 대한 출력 상태 보장)은 낙관적입니다. 이러한 "고체" 출력 전압 레벨은 최소 부하 조건에서만 적용됩니다. 게이트가 부하에 상당한 전류를 소싱하거나 싱킹하는 경우 게이트의 최종 출력 MOSFET의 내부 채널 저항으로 인해 출력 전압이 이러한 최적 수준을 유지할 수 없습니다.

전압 임계값

모든 게이트 입력에 대한 "불확실한" 범위 내에서 게이트의 실제 "낮은" 입력 신호 범위를 실제 "높은" 입력 신호 범위에서 나누는 경계 지점이 있습니다. 즉, 게이트 제조업체가 보장하는 가장 낮은 "높은" 신호 전압 레벨과 가장 높은 "낮은" 신호 전압 레벨 사이 어딘가에 게이트가 실제로 작동하는 임계값 전압이 있습니다. 신호 해석을 "낮음" 또는 "높음"에서 또는 그 반대로 전환합니다. 대부분의 게이트 회로에서 이 지정되지 않은 전압은 단일 지점입니다.

AC 노이즈가 있는 입력

DC 입력 신호에 중첩된 AC "노이즈" 전압이 있는 경우 게이트가 논리 레벨에 대한 해석을 변경하는 단일 임계점은 불규칙한 출력을 초래합니다.

이 시나리오가 친숙해 보인다면 (아날로그) 전압 비교기 연산 증폭기 회로와 유사한 문제를 기억하기 때문입니다. 입력이 출력을 "높음"과 "낮음" 상태 사이에서 전환하게 하는 단일 임계점에서 상당한 노이즈가 있으면 출력에서 ​​불규칙한 변화가 발생합니다.

슈미트 트리거

이 문제에 대한 해결책은 약간 긍정적입니다. 증폭기 회로에 피드백이 도입되었습니다. 연산 증폭기를 사용하면 저항을 통해 비반전(+) 입력에 출력을 다시 연결하면 됩니다.

게이트 회로에서 이것은 외부 연결을 통하지 않고 게이트 패키지 내부에 피드백을 설정하여 내부 게이트 회로를 재설계하는 것을 수반합니다. 이렇게 설계된 게이트를 슈미트 트리거라고 합니다. . Schmitt 트리거는 2에 따라 다양한 입력 전압을 해석합니다. 임계 전압:긍정적 임계값(VT+) 및 부정적 임계값(VT-):

슈미트 트리거 게이트의 히스테리시스

슈미트 트리거 게이트는 강자성 재료의 B-H 곡선을 연상시키는 작은 "히스테리시스" 기호가 내부에 그려져 있어 개략도에서 구별됩니다. 게이트 회로 내에서 포지티브 피드백에 의해 발생하는 히스테리시스는 게이트 성능에 추가적인 수준의 노이즈 내성을 추가합니다.

슈미트 트리거 게이트는 입력 신호 라인에서 노이즈가 예상되는 애플리케이션 및/또는 불규칙한 출력이 시스템 성능에 매우 해로울 수 있는 애플리케이션에서 자주 사용됩니다.

동일한 시스템에서 TTL 및 CMOS 기술 사용

TTL 및 CMOS 기술의 서로 다른 전압 레벨 요구 사항은 동일한 시스템에서 두 가지 유형의 게이트를 사용할 때 문제를 나타냅니다. TTL 게이트에 필요한 동일한 5.00볼트 전원 공급 장치 전압에서 CMOS 게이트를 작동하는 것은 문제가 없지만 TTL 출력 전압 레벨은 CMOS 입력 전압 요구 사항과 호환되지 않습니다.

샘플 TTL 및 CMOS 조합 회로

예를 들어 CMOS 인버터 게이트의 입력으로 신호를 출력하는 TTL NAND 게이트를 생각해 보십시오. 두 게이트 모두 동일한 5.00볼트 전원(V_cc ). TTL 게이트가 "낮음" 신호(0볼트와 0.5볼트 사이로 보장됨)를 출력하면 CMOS 게이트의 입력에 의해 "낮음"으로 올바르게 해석됩니다(0볼트와 1.5볼트 사이의 전압 예상):

그러나 TTL 게이트가 "높은" 신호(5볼트와 2.7볼트 사이로 보장됨)를 출력하면 일 수도 CMOS 게이트의 입력이 "높음"으로 올바르게 해석되지 않음(5볼트에서 3.5볼트 사이의 전압 예상):

이러한 불일치가 주어지면 TTL 게이트가 CMOS 입력에 대한 "불확실한" 범위 내에 있는 유효한 "높은" 신호(유효한, 즉 TTL에 대한 표준에 따름)를 출력하는 것이 전적으로 가능하며 다음과 같을 수 있습니다. 거짓) 수신 게이트에서 "낮음"으로 해석됩니다. 이 문제에 대한 쉬운 "수정"은 풀업 저항을 사용하여 TTL 게이트의 "높은" 신호 전압 레벨을 증가시키는 것입니다.

그러나 수신 CMOS 게이트가 더 큰 전원 공급 장치 전압으로 구동되는 경우 TTL 출력을 CMOS 입력과 인터페이스하려면 이보다 더 많은 것이 필요합니다.

CMOS 게이트와 함께 Open-Collector TTL 게이트 사용

물론 CMOS 게이트가 TTL 게이트의 "로우" 출력을 해석하는 데에는 문제가 없지만 TTL 게이트의 "하이" 신호는 완전히 다른 문제입니다. TTL 게이트 출력에서 ​​2.7V ~ 5V의 보장된 출력 전압 범위는 CMOS 게이트의 "높은" 신호에 대해 허용되는 7V ~ 10V 범위에 가깝습니다.

오픈 컬렉터를 사용하는 경우 토템폴 출력 게이트 대신 TTL 게이트, 10볼트 V_dd에 대한 풀업 저항 공급 레일은 TTL 게이트의 "높은" 출력 전압을 CMOS 게이트에 공급하는 전체 전원 공급 전압으로 올립니다. 오픈 컬렉터 게이트는 소스 전류가 아닌 전류만 싱크할 수 있으므로 "하이" 상태 전압 레벨은 풀업 저항이 연결된 전원 공급 장치에 의해 완전히 결정되므로 불일치 문제를 깔끔하게 해결합니다.

CMOS 출력을 TTL 입력에 사용할 때의 문제

CMOS 게이트의 우수한 출력 전압 특성으로 인해 일반적으로 CMOS 출력을 TTL 입력에 연결하는 데 문제가 없습니다. 유일한 중요한 문제는 CMOS 출력이 "낮음" 상태에 있는 동안 각 TTL 입력에 대해 전류를 싱크해야 하기 때문에 TTL 입력에 의해 제공되는 전류 부하입니다.

문제의 CMOS 게이트가 5볼트(V_cc ) 그러나 문제가 발생합니다. 5볼트보다 큰 CMOS 게이트의 "하이" 출력 상태는 "하이" 신호에 대한 TTL 게이트의 허용 가능한 입력 제한을 초과합니다.

오픈 컬렉터 인버터 회로 사용

이 문제에 대한 해결책은 개별 NPN 트랜지스터를 사용하여 "개방형 수집기" 인버터 회로를 만들고 두 게이트를 함께 인터페이스하는 데 사용하는 것입니다.

"R_풀업 "저항은 선택 사항입니다. TTL 입력은 부동 상태로 두면 자동으로 "높음" 상태를 가정하므로 CMOS 게이트 출력이 "낮음"이고 트랜지스터가 차단될 때 발생합니다. 물론 이 솔루션을 구현하는 데 있어 매우 중요한 결과 중 하나는 트랜지스터에 의해 생성된 논리적 반전입니다. CMOS 게이트가 "로우" 신호를 출력할 때 TTL 게이트는 "하이" 입력을 봅니다. CMOS 게이트가 "하이" 신호를 출력하면 트랜지스터가 포화되고 TTL 게이트는 "로우" 입력을 봅니다. 이 역전이 시스템의 논리적 체계에서 고려되는 한 모든 것이 잘 될 것입니다.

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