하프 어더: 기본 이진 덧셈 회로 구축

디지털 전자공학에서 하프 어더는 두 1비트 이진수를 더하는 가장 단순한 조합 회로입니다. 저차 합(Σ)과 고차 캐리 아웃(C_out) 두 출력을 생성합니다. 이 소자 이해는 CPU, DSP, 디지털 신호 프로세서에서 쓰이는 풀 어더와 이진 가산기 같은 복잡한 산술 장치 설계의 기초입니다.

아래는 모든 가능한 입력 쌍에 대한 예상 출력을 요약한 진리표:

A	B	Σ	C_out
0	0	0	0
0	1	1	0
1	0	1	0
1	1	0	1

표가 드러내는 논리 관계는 직관적: 합 출력은 두 입력의 배타적 OR(XOR), 캐리 아웃은 입력의 논리 AND. 이 논리 기능의 최소 구현이 아래 고전적 하프 어더 회로도입니다.

래더 로직을 선호하는 분들을 위해 동등 표현도 제공:

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하프 어더는 두 단일 비트만 더할 수 있지만, 캐리 인 입력을 포함하는 풀 어더를 구성하는 핵심 빌딩 블록입니다. 풀 어더들을 캐스케이드 배열해 리플 캐리 어더, 캐리 룩어헤드 어더, 기타 고급 산술 논리 장치를 만듭니다.

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