풀 어더: 효율적 다중 비트 이진 가산기 구축

두 개 이상 이진 숫자를 더할 때 단일 하프 어더로는 부족합니다. 전통적 방식—새 너비마다 진리표 작성—은 정확하지만 느립니다. 풀 어더는 캐리 인이라는 세 번째 입력을 처리해 설계를 빠르고 안정적으로 확장합니다.

2비트 덧셈 고려:

 11 + 11 ------- 110 

중간 열은 세 입력 필요: a, b, 캐리 인 Cin. 2입력 가산기를 빌딩 블록으로 써서 합 비트와 캐리 아웃 생성하는 3입력 가산기 구성 가능.

수학적으로 Σ = a + b + C_in이고 Σ₁ = a + b면 Σ = Σ₁ + C_in. 아래 이미지들이 이 구성의 논리 다이어그램 보여줌.

3입력 합 진리표 살펴보기:

 Cin + a + b = ? 0 + 0 + 0 = 0 0 + 0 + 1 = 1 0 + 1 + 0 = 1 0 + 1 + 1 = 10 1 + 0 + 0 = 1 1 + 0 + 1 = 10 1 + 1 + 0 = 10 1 + 1 + 1 = 11 

저차 비트는 세 입력 XOR로 정확히 생성. 고차 캐리는 a + b가 캐리 생성(C1)하거나 a + b가 합 비트 내고 캐리 인이 1일 때 나타남. 따라서 캐리 아웃 논리 Cout = C1 OR (Σ1 AND Cin).

일부 애플리케이션에서 최종 OR 게이트를 XOR 게이트로 교체하면 기능 변경 없이 게이트 하나 제거, 전파 지연 감소.

두 풀 어더 캐스케이드로 2비트 숫자 효율적 덧셈. 아래는 2비트 가산기용 두 풀 어더 배선도:

여기서 A0, A1은 피연산자 A의 저/고차 비트, B도 동일. 출력 Σ0, Σ1이 2비트 합 형성, Cout이 다음 단계로 전파.

2비트 가산기를 게이트에서 직접 만들 수도 있지만, 두 비트 위치 모두에 풀 어더 사용하면 대규모 설계 간소화와 체이닝 용이. 이 접근은 자연스럽게 확장: 4비트 가산기는 두 2비트 가산기 캐리로 연결, 8비트는 두 4비트, 등등.

아래는 풀 어더들로 구성된 8비트 가산기 예:

각 '2+' 블록은 2비트 가산기, '4+' 블록은 4비트 가산기, 결합된 8비트 가산기는 단일 8비트 설계와 같은 결과. 트레이드오프는 계층적 설계가 캐리 체인을 통한 추가 전파 지연 발생, 단일 단계 곱의 합 구현은 설계 복잡도 비용으로 더 빠른 타이밍 제공.

대규모 조합 회로에서 설계자는 보통 모듈러 구성(설계 단순하지만 잠재적 느림)과 모놀리식 설계(전파 빠르지만 합성 복잡) 중 선택. 풀 어더 접근은 모듈러리티 예증, 점진적 검증과 재사용 가능.

관련 워크시트:

• 이진 수학 회로 워크시트