시프트 레지스터: 기초, 응용, 설계 변형

시프트 레지스터는 순차 논리 회로 초석으로, 카운터와 유사하나 카운팅 아닌 데이터 흐름에 초점.

조합 논리가 현재 입력만 반응하는 반면, 순차 논리는 과거 사건 기억 유지. 이 메모리 능력으로 시프트 레지스터가 디지털 신호나 파형의 정밀한 이산 지연 생성 가능.

파형이 클럭—규칙적 구형파—에 동기화되면 시프트 레지스터가 데이터를 'n' 클럭 사이클 지연, 'n'은 레지스터 단계 수. 예: 4단계 레지스터 입력 데이터를 네 클럭 지연 후 출력 나타남.

각 단계는 보통 D-타입이나 JK-타입 플립플롭이 지연 소자 역할. 역사적으로 매우 긴 시프트 레지스터(수백 단계)가 디지털 메모리 형태로 쓰였음, 현대 RAM으로 대체. 이 유산은 초기 컴퓨터 쓰인 음향 수은 지연선 반영.

시프트 레지스터는 직렬 데이터 전송에서도 핵심 역할. 미터~킬로미터 거리서 병렬 데이터 직렬 스트림 변환, 느린 다중 병렬 와이어 단일 고속 직렬 링크로 대체. 짧은 거리(수십 cm)서는 마이크로프로세서와 ADC, DAC, 디스플레이 드라이버, 메모리 모듈 등 주변장치 간 데이터 전송 촉진, 보드 배선 감소.

특수 카운터 일부는 시프트 레지스터 써 반복 파형 생성, 피드백 가진 긴 레지스터는 진짜 난수 시퀀스처럼 보이는 슈도-랜덤 노이즈 패턴 생성.

기본 시프트 레지스터 입력/출력 구성으로 분류:

• 직렬입력/직렬출력 (SISO)
• 병렬입력/직렬출력 (PISO)
• 직렬입력/병렬출력 (SIPO)
• 범용 병렬입력/병렬출력 (UPIO)
• 링 카운터

위 다이어그램 4단계 SISO 시프트 레지스터 예시. 입력된 데이터 네 클럭 주기 지연 후 출력 도달. 첫 클럭 후 입력 데이터 단계 A 나타나고, 이후 각 클럭마다 다음 단계 전파돼 네 번째 클럭 후 출력 등장.

병렬입력/직렬출력 구성에서 네 단계 동시에 데이터 로드. 레지스터는 클럭 펄스당 한 비트씩 데이터 시프트 아웃. 4단계 레지스터면 전체 워드 전송에 네 펄스 필요. 출력은 첫 클럭 전까지 최종 단계(D) 데이터 유지, 이후 C, B, A 순 간격 유지.

추가 입력 장치(예: 스위치) 병렬 입력 D_A~D_D에 연결되면 마이크로프로세서가 단일 데이터 핀과 클럭 핀만으로 집단 상태 읽기 가능—추가 I/O 없이 다중 입력 처리 효율적 방법.

로드 후 각 데이터 비트 대응 출력(Q_A~Q_D)에 연속 클럭 펄스 따라 등장, LED, 릴레이, 경적 등 외부 회로 직접 구동 가능.

범용 시프트 레지스터는 PISO, SIPO 기능 병합해 병렬 로드, 직렬 시프트, 양방향 데이터 이동 허용. 핀 수 증가하지만 데이터 처리 광범위 작업 단일 소자 해결.

직렬 출력을 직렬 입력에 다시 연결하면 링 카운터 생성, 클럭 펄스 지속되는 한 데이터 영구 순환. 피드백 경로가 출력을 반전시켜 재입력하면 전용 로드 단계 없이 임의 상태서 링 카운터 시작 가능.

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• 시프트 레지스터 워크시트