RISC-V Summit:주요 의제

세 번째 연례 RISC-V 정상 회담은 2020년 12월 8-10일 다음 달에 열리며 올해 대부분의 행사와 마찬가지로 완전히 온라인으로 진행됩니다. 이 프로그램은 아키텍처, 하드웨어, 소프트웨어, 도구, 검증 및 보안에 대한 3일 간의 대화와 글로벌 RISC-V 커뮤니티의 사례 연구를 제공합니다.

기술 회사와 연구 기관은 주목할만한 제품 업데이트, 프로젝트 및 구현을 공유하고 차세대 하드웨어, 소프트웨어 및 지적 재산(IP)을 구동하는 데 있어 RISC-V ISA(명령 세트 아키텍처)의 역할에 대해 논의합니다. 이 행사는 또한 온라인 전시관과 네트워킹 기회를 제공할 것입니다. 연사에는 Andes Technology, Alibaba, CHIPS Alliance, Google, IBM, NXP Semiconductors, OneSpin Solutions, RedHat, Seagate, SiFive, Western Digital 등의 경영진이 있습니다.

미디어 파트너로서embedded.com도 참여할 예정이며 2020년 12월 9일에는 1980년에 축소 명령어 집합 컴퓨터(RISC)라는 용어를 만든 David Patterson과 1990년에 "Computer Architecture:A Quantitative Approach"라는 교과서를 출판했으며, 이 책은 이후 많은 마이크로프로세서 엔지니어들의 기초 서적이 되었습니다.

전체 의제는 온라인이지만(여기에서 웹사이트를 확인하십시오.) 여기에 몇 가지 주요 사항이 있습니다.

1일차, 2020년 12월 8일 화요일

RISC-V, Zephyr, TensorFlow Lite Micro 및 Renode로 개방형 에지 머신 러닝 생태계 구축 :에지에 더 가까이 다가감으로써 머신 러닝은 IoT 환경을 근본적으로 변화시키고 있습니다. 이러한 추세에서 발생하는 기회를 최대한 활용하려면 개발자가 RISC-V에서 고급 ML 애플리케이션을 구축할 수 있는 완벽한 환경을 구성하는 최신 도구, 프레임워크 및 플랫폼의 개방형 에코시스템이 필요합니다. 기조 연설 패널에는 Tim Ansell(Google), Kate Stewart(Zephyr Project), Brian Faith(QuickLogic), Michael Gielda(Antmicro)가 참여하여 RISC-V, Zephyr RTOS, TensorFlow Lite 및 Renode의 강점이 어떻게 될 수 있는지에 대한 토론이 진행됩니다. 에지를 위한 협업, 소프트웨어 중심, 추적 가능한 ML 개발을 제공하기 위해 결합되었습니다. 참가자들은 RISC-V의 벤더 중립적 접근 방식이 Zephyr RTOS 및 Renode 시뮬레이션 프레임워크의 기본 원칙과 어떻게 공명하는지, 그리고 TensorFlow Lite Micro가 개방형 ISA 및 해당 도구를 활용하여 ML 도메인에서도 혁신할 수 있는 방법에 대해 논의합니다. 하드웨어 수준, 예 FPGA 또는 맞춤형 확장을 사용합니다.

RISC-V 에코시스템을 활용하여 천만 달러 미만으로 칩을 고객에게 제공 :이 강연에서는 RISC-V 에코시스템이 12nm 공정 노드에서 상업적으로 실행 가능한 칩을 천만 달러 미만으로 고객에게 제공할 수 있는 방법에 초점을 맞춰 최초의 상용 클러스터 CPU를 개발하는 Intensivate의 여정을 소개합니다. Intensivate의 CEO인 Dean Halle은 RISC-V 소프트웨어 에코시스템의 역할, Chip Yard에서 제공하는 Rocket-Chip RTL의 역할, FireSim FPGA 에뮬레이션 시스템 및 Chisel 하드웨어 언어의 역할

2일차, 2020년 12월 9일 수요일

5G 새로운 무선 소형 셀 기지국의 RISC-V :최신 셀룰러 통신은 데이터가 슬롯으로 그룹화된 기호로 전송되는 OFDMA(직교 주파수 분할 다중 액세스) 무선 인터페이스를 사용합니다. 5G에서 이러한 슬롯의 범위는 0.25~0.125ms입니다. 이러한 슬롯에서 전달되는 트래픽의 스케줄링은 MAC 계층에 의해 수행됩니다. 네트워크(업링크)로의 트래픽과 네트워크에서 사용자(다운링크)로의 트래픽을 예약합니다. 효율적인 5G 기지국은 많은 5G 셀을 지원하는 많은 사용자를 처리할 뿐만 아니라 여러 개별 이동통신사를 지원하도록 설계 및 배포되고 있습니다. 각 운영자는 자체 소프트웨어가 필요할 수 있습니다. 물리 계층(PHY)은 전송 및 수신을 위한 슬롯과 기호를 채우기 위해 MAC에 의해 전달된 데이터(제어 및 사용자 모두)를 처리해야 합니다. PHY가 엄격한 타이밍 제약을 충족하지 못하면 데이터의 전체 슬롯이 손실되어 복구 메커니즘이 필요합니다. 이 강연에서 Gajinder Panesar(A Siemens Business 멘토)와 Peter Claydon(Picocom)은 RISC-V 및 전용 DSP 클러스터를 사용하여 5G NG 스몰 셀 기지국을 구현하는 이기종 SoC를 제시합니다. 또한 이 강연에서는 엄격한 타이밍 제약이 어떻게 비간섭적으로 지속적으로 모니터링되는지, 그리고 임베디드 분석이 기지국의 동작에 대한 유용한 통찰력을 제공하는 방법을 보여줄 것입니다.

RISC-V용 보안 IoT 펌웨어 :시간이 지남에 따라 기존 플랫폼 공급업체는 더 작은 프로세서에 최적화된 경량 TEE(신뢰할 수 있는 실행 환경) 및 관련 임베디드 소프트웨어 스택을 개발했습니다. 그러나 검증되지 않은 타사 소프트웨어 라이브러리에서 신뢰할 수 있는 코드를 보호하는 방법과 이러한 구성 요소를 상용 응용 프로그램을 지원하는 단일 펌웨어 이미지로 안전하게 결합하는 방법을 혼자 고민하는 RISC-V 개발자는 이 중 어느 것도 사용할 수 없습니다. 이 프레젠테이션에서 Cesare Garlati(Hex Five Security)와 Sandro Pinto(Universidade do Minho)는 최첨단 장치를 구축하는 데 필요한 모든 하드웨어 및 소프트웨어 구성 요소를 다루는 RISC-V용 무료 개방형 보안 IoT 스택을 소개합니다. , 펌웨어 및 클라우드 관리 서비스. 여기에는 RISC-V 32비트 SoC FPGA, 다중 구역 신뢰할 수 있는 실행 환경, 안전이 중요한 RTOS, TCP/IP 연결, TLS ECC 암호화, 원격 측정 및 OTA 애플리케이션 배포 및 펌웨어 업데이트를 제공하는 MQTT 클라이언트 및 브로커가 포함됩니다.

3일째, 2020년 12월 10일 목요일

재창조된 임베디드 소프트웨어:RISC-V를 사용하여 구현된 스레드 프로세서 :시스템 복잡성이 증가함에 따라 가능한 모든 운영 시나리오를 충족하도록 RTOS를 구성하는 것이 더 어려워집니다. 개발자는 시스템의 작동 조건에 관계없이 우선 순위 반전, 교착 상태, 리소스 경합, 경쟁 조건 및 기타 타이밍 관련 문제가 발생하지 않도록 해야 합니다. 상세한 분석과 엄격한 검증에도 불구하고 많은 설계 팀은 예상치 못한 상황에 대비하여 안전 여유를 제공하는 데 실제로 필요한 것보다 더 크고 강력한 프로세서를 선택합니다. 대안은 각 작업을 자체 CPU 코어에 할당하는 것입니다. 이는 작업 모음 관리와 관련된 많은 일정 및 실시간 문제를 크게 단순화합니다. RISC-V 코어의 구성 가능성과 효율성으로 특정 작업에 대한 코어를 선택 및 구성하고 코어에서 해당 작업만 실행하고 작업이 활성화되지 않을 때 전원을 끄는 것이 가능하고 실용적입니다. Russell Klein(Mentor Graphics)과 Colin Walls(Siemens Business 멘토)는 엄격한 실시간 제약 조건이 있거나 없는 복잡한 컴퓨팅 작업이 모두 있는 예제 설계를 사용하여 이 개념을 설명합니다. 실용성 문제를 해결하기 위해 14nm ASIC 라이브러리에 구현된 예시적인 시스템에 대한 PPA(전력, 성능 및 면적) 메트릭이 제공됩니다.

RISC-V 암호화 확장에 대한 가이드 :Ben Marshall(University of Bristol)과 Barry Spinney(Nvidia)가 RISC-V 암호화 확장을 둘러보고 딥 임베디드에서 대형 서버에 이르기까지 모든 클래스의 코어를 수용하는 방법을 설명합니다. 예상 구현 비용 및 소프트웨어 성능 향상과 함께 새 지침과 사용법을 설명합니다.

RISC-V 코어용 산업용 등급 검증 플랫폼인 CORE-V-VERIF :CORE-V-VERIF는 RISC-V 커뮤니티에 실리콘으로 입증된 산업용 등급 기능 검증 플랫폼을 제공합니다. 플랫폼은 CV32E40P 코어의 전체 검증 주기를 실행하는 데 사용되었으며 현재 CV32A6 및 CV64A6 코어의 검증을 실행하는 데 사용되고 있습니다. CORE-V-VERIF는 RISC-V 커뮤니티에서 개발한 검증 구성 요소를 활용하며 미래의 CORE-V 코어 검증을 위한 최신 모범 사례와 기술을 통합하기 위해 지속적으로 유지 관리 및 향상될 것입니다. Sven Byer(OneSpin Solutions), Steve Richmond(Silicon Labs) 및 Mike Thompson(OpenHW Group)이 제공하는 이 세션에는 CORE-V-VERIF 플랫폼에 대한 심층 분석과 플랫폼 배포를 위한 빠른 시작 교육이 포함되어 있습니다. RISC-V 검증 프로젝트. CORE-V 코어를 IoT 칩에 통합하고 있는 Silicon Labs는 오픈 소스 하드웨어를 한 단계 더 발전시키기 위해 검증이 왜 중요한지에 대한 견해를 공유합니다.

12월 8일부터 10일까지 열리는 2020 Virtual RISC-V Summit에 등록하고 RISC-V의 미래에 초점을 맞춘 기조 연설, 기술 프레젠테이션, 기술 강연, 자습서 등으로 구성된 3일 프로그램에 참여하려면 더 큰 반도체 산업에 대해서는 웹사이트를 확인하고 여기에서 등록하십시오.