비동기 카운터

이전 섹션에서 우리는 11에서 10, 01에서 00까지 2비트 이진 시퀀스에서 역으로 카운트하는 하나의 J-K 플립플롭을 사용하는 회로를 보았습니다.

앞으로 카운트할 수 있는 회로를 갖는 것이 바람직하기 때문에 그리고 역방향뿐만 아니라 순방향 카운트 시퀀스를 다시 조사하고 그러한 회로를 구축하는 방법을 나타낼 수 있는 더 많은 패턴을 찾는 것이 좋습니다.

바이너리 카운트 시퀀스가 ​​옥타브(2의 인수) 주파수 분할 패턴을 따르고 "토글" 모드로 설정된 JK 플립플롭 멀티바이브레이터가 이러한 유형의 주파수 분할을 수행할 수 있다는 것을 알고 있기 때문에 회로를 구상할 수 있습니다. 여러 개의 JK 플립플롭으로 구성되며 4비트 출력을 생성하기 위해 계단식 배열됩니다.

우리가 직면한 주요 문제는 어떻게 적절한 이진 시퀀스를 생성하기 위해 적절한 시간에 토글되도록 이 플립플롭을 함께 연결합니다.

0과 1 사이의 비트 "토글" 앞의 패턴에 주의하면서 다음 이진 카운트 시퀀스를 조사하십시오.

이 4비트 시퀀스의 각 비트는 그 앞의 비트(중요도가 낮은 비트 또는 자릿수 가중치)가 1에서 0으로 특정 방향으로 토글할 때 토글됩니다.

작은 화살표는 비트가 토글되는 시퀀스의 지점을 나타내며 화살표의 머리는 "높음"(1) 상태에서 "낮음"(0) 상태로 전환되는 이전 비트를 가리킵니다.

항상 "토글" 모드에 있도록 연결된 4개의 JK 플립플롭으로 시작하여 각 후속 비트가 1에서 전환되기 전의 비트가 전환될 때 이러한 방식으로 클록 입력을 연결하는 방법을 결정해야 합니다. 0.

각 플립플롭의 Q 출력은 최종 4비트 카운트의 각 이진 비트로 사용됩니다.

네거티브 에지 트리거링(클럭 입력의 거품 기호)이 있는 플립플롭을 사용하는 경우 각 플립플롭의 클럭 입력을 그 앞의 플립플롭의 Q 출력에 연결하기만 하면 됩니다. 1에서 0으로 변경되면 해당 신호의 "하강 에지"가 다음 플립플롭을 "클럭"하여 다음 비트를 토글합니다.

4비트 "업" 카운터

이 회로는 발진기의 반복적인 펄스 소스에 의해 "클럭"될 때 다음과 같은 출력 파형을 생성합니다.

첫 번째 플립플롭(Q₀ 출력), 포지티브 에지 트리거 클록 입력이 있으므로 클록 신호의 각 상승 에지로 토글됩니다.

이 예에서 클럭 신호의 듀티 사이클이 50% 미만인 방법에 주목하십시오.

4비트 바이너리 시퀀스에서 안정적이고 "깨끗한" 출력 비트를 얻기 위해 클럭 신호가 대칭일 필요가 없다는 것을 보여주기 위해 이러한 방식으로 신호를 표시했습니다.

이 장에 나온 최초의 플립플롭 회로에서는 클럭 신호 자체를 출력 비트 중 하나로 사용했습니다.

그러나 이것은 카운터 설계에서 좋지 않은 방법입니다. 왜냐하면 각 단계가 다음과 같은 카운트 시퀀스를 얻기 위해 50% 듀티 사이클("높은" 시간 ="낮은" 시간)의 구형파 신호를 사용해야 하기 때문입니다. 같은 시간 동안 일시 중지합니다.

그러나 각 출력 비트에 대해 하나의 J-K 플립플롭을 사용하면 대칭 클록 신호를 가질 필요가 없으므로 사실상 모든 다양한 하이/로우 파형을 사용하여 카운트 시퀀스를 증가시킬 수 있습니다.

펄스 다이어그램에서 다른 모든 화살표로 표시된 것처럼 각 후속 출력 비트는 "높음"(1)에서 "낮음"(0)으로 전환되는 이전 비트의 동작에 의해 토글됩니다.

이것은 "업" 카운트 시퀀스를 생성하는 데 필요한 패턴입니다.

포지티브 에지 트리거 플립플롭을 사용하여 "업" 시퀀스를 생성하는 덜 명확한 솔루션은 Q 출력이 아닌 이전 플립플롭의 Q' 출력을 사용하여 각 플립플롭을 "클럭"하는 것입니다.

Q' 출력은 항상 JK 플립플롭의 Q 출력과 정확히 반대 상태가 되기 때문에(이 유형의 플립플롭에는 유효하지 않은 상태가 없음), Q 출력에서 ​​하이에서 로우로의 전환에는 다음이 수반됩니다. Q' 출력에서 ​​로우에서 하이로의 전환.

다시 말해, 플립플롭의 Q 출력이 1에서 0으로 전환될 때마다 동일한 플립플롭의 Q' 출력이 0에서 1로 전환되어 양의 클럭 펄스를 제공하여 다음을 토글해야 합니다. 적절한 순간에 포지티브 에지 트리거 플립플롭:

대체 4비트 "업" 카운터

이 두 카운터 회로 중 하나의 기능을 확장할 수 있는 한 가지 방법은 Q' 출력을 4개의 이진 비트의 또 다른 세트로 간주하는 것입니다.

이러한 회로의 펄스 다이어그램을 살펴보면 Q' 출력이 다운을 생성한다는 것을 알 수 있습니다. -카운팅 시퀀스, Q 출력이 up을 생성하는 동안 -카운팅 순서:

동시 "위" 및 "아래" 카운터

불행히도 지금까지 표시된 모든 카운터 회로는 리플이라는 공통적인 문제를 공유합니다. 효과.

이 효과는 특정 유형의 이진 가산기 및 데이터 변환 회로에서 볼 수 있으며 캐스케이드 게이트 간의 누적 전파 지연으로 인해 발생합니다.

플립플롭의 Q 출력이 1에서 0으로 전환되면 다음 플립플롭이 토글하도록 명령합니다.

다음 플립플롭 토글이 1에서 0으로의 전환이면 그 뒤에 플립플롭도 토글하도록 명령합니다.

그러나 토글 명령(클럭 펄스)과 실제 토글 응답(Q 및 Q' 출력 상태 변경) 사이에는 항상 약간의 전파 지연이 있기 때문에 토글될 모든 후속 플립플롭은 일정 시간 후 첫 번째 플립플롭이 전환되었습니다.

따라서 이진 카운트 시퀀스에서 여러 비트가 토글될 때 모든 비트가 정확히 동시에 토글되지는 않습니다.

비동기 카운터 회로의 단점:전파 지연

보시다시피 주어진 클럭 펄스로 토글하는 비트가 많을수록 LSB에서 MSB로의 누적 지연 시간이 더 심해집니다.

이러한 전환 지점(예:0111에서 1000으로 전환)에서 클록 펄스가 발생하면 출력 비트는 LSB에서 MSB로 차례로 "리플"됩니다. , 각 비트 토글 사이에 약간의 전파 지연이 있습니다.

0111에서 1000으로 전환하는 동안 이 효과를 자세히 살펴보면 거짓이 있음을 알 수 있습니다. "파급" 효과가 발생하는 짧은 시간 동안 생성된 출력 카운트:

"0111" 출력에서 ​​"1000" 출력으로 깔끔하게 전환하는 대신 카운터 회로는 0111에서 0110으로 0100에서 0000에서 1000 또는 7에서 6으로 매우 빠르게 리플이 발생합니다. 4까지 0으로 그런 다음 8로 이동합니다. 이 동작은 리플 카운터라는 이름의 카운터 회로를 얻습니다. 또는 비동기 카운터 .

스트로브 신호 카운터 회로

많은 응용 프로그램에서 리플이 매우, 매우 빠르게 발생하기 때문에 이 효과는 견딜 수 있습니다(여기서 지연의 폭은 효과를 이해하는 데 도움이 되도록 과장되었습니다).

예를 들어, 카운터 출력으로 발광 다이오드(LED) 세트를 구동하기만 했다면 이 짧은 리플은 전혀 문제가 되지 않을 것입니다.

그러나 이 카운터를 사용하여 멀티플렉서의 "선택" 입력을 구동하거나, 마이크로프로세서(컴퓨터) 회로의 메모리 포인터를 인덱싱하거나, 잘못된 출력이 가짜 오류를 일으킬 수 있는 다른 작업을 수행하려는 경우에는 허용되지 않습니다. .

잘못된 리플 생성 출력에 민감한 애플리케이션에서 이러한 유형의 카운터 회로를 사용하는 방법이 있으며 여기에는 스트로빙이라는 원리가 포함됩니다. .

대부분의 디코더 및 멀티플렉서 회로에는 "활성화"라는 입력이 하나 이상 있습니다.

이러한 회로의 출력은 활성화 입력이 활성화된 경우에만 활성화됩니다.

이 활성화 입력을 strobe에 사용할 수 있습니다. 리플 카운터의 출력을 수신하여 카운터 출력이 리플이 될 수 있는 짧은 시간 동안 비활성화되고(따라서 카운터 출력에 응답하지 않음) 마지막 클록 펄스 이후 충분한 시간이 경과한 경우에만 활성화되는 회로 모든 물결이 멈췄을 것입니다.

대부분의 경우 스트로빙 신호는 카운터 회로를 구동하는 동일한 클럭 펄스일 수 있습니다.

활성 로우 활성화 입력을 사용하면 수신 회로는 클록 신호가 "로우"일 때만 4비트 카운터 회로의 바이너리 카운트에 응답합니다.

클럭 펄스가 "하이"가 되자마자 수신 회로는 카운터 회로의 출력에 응답하지 않습니다.

카운터 회로는 포지티브 에지 트리거이므로(첫 번째 플립플롭 클럭 입력), 모든 카운팅 동작은 클럭 신호의 로우에서 하이로의 전환에서 발생합니다. 즉, 카운터 회로의 4개 출력 비트에서 토글이 발생하기 직전에 수신 회로가 비활성화됩니다.

수신 회로는 클록 신호가 이후 충분히 긴 시간 동안 낮은 상태로 돌아올 때까지 활성화되지 않습니다. 새 카운트가 수신 회로에 영향을 미칠 수 있도록 모든 잔물결이 "안전"하지 않게 되었습니다.

여기서 중요한 매개변수는 클록 신호의 "하이" 시간입니다. 최소한 카운터 회로의 최대 예상 리플 기간만큼 길어야 합니다.

그렇지 않으면 클록 신호가 수신 회로를 조기에 활성화하지만 일부 리플은 여전히 ​​발생합니다.

비동기 카운터 회로의 단점:속도 제한

비동기 또는 리플 카운터 회로의 또 다른 단점은 제한된 속도입니다.

모든 게이트 회로는 최대 신호 주파수 측면에서 제한되지만 비동기 카운터 회로의 설계는 전파 지연을 추가하여 이 문제를 더욱 복잡하게 만듭니다.

따라서 수신 회로에서 스트로빙을 사용하더라도 비동기 카운터 회로는 다음 펄스 이전에 가능한 최대 누적 전파 지연이 충분히 경과하도록 허용하는 주파수보다 높은 주파수에서 클럭될 수 없습니다.

이 문제에 대한 해결책은 리플을 완전히 피하는 카운터 회로입니다.

이러한 카운터 회로는 카운터 출력을 입력으로 사용하는 디지털 회로에 "스트로빙" 기능을 설계할 필요가 없으며 또한 비동기식 등가물보다 훨씬 더 빠른 작동 속도를 즐길 수 있습니다.

이 카운터 회로 설계는 다음 섹션의 주제입니다.

검토:

<울>

양의 에지 트리거 J-K 플립플롭의 클록 입력을 이전 플립플롭의 Q' 출력에 연결하여 "업" 카운터를 만들 수 있습니다. 또 다른 방법은 네거티브 에지 트리거 플립플롭을 사용하여 클록 입력을 이전 플립플롭의 Q 출력에 연결하는 것입니다. 두 경우 모두 모든 플립플롭의 J 및 K 입력은 V_cc에 연결됩니다. 또는 V_dd 항상 "높아"지도록.

각 클록 입력이 이전 플립플롭의 출력에서 ​​펄스를 수신하는 계단식 J-K 플립플롭으로 만든 카운터 회로는 항상 리플 효과를 나타냅니다. , 여기서 카운트 시퀀스의 일부 단계 사이에 잘못된 출력 카운트가 생성됩니다. 이러한 유형의 카운터 회로를 비동기 카운터라고 합니다. , 또는 리플 카운터 .

스트로빙 비동기(리플) 카운터의 출력을 수신하는 회로에 적용되는 기술이므로 리플 시간 동안 생성된 잘못된 카운트가 나쁜 영향을 미치지 않습니다. 기본적으로 활성화 이러한 회로의 입력은 카운터 출력이 변경되지 않을 때만 활성화되고 리플이 발생하는 카운터 출력을 변경하는 기간 동안 비활성화되는 방식으로 카운터의 클록 펄스에 연결됩니다.

관련 워크시트:

<울>

리플 카운터 워크시트