J-K 플립플롭으로 비동기 4비트 업 카운터 설계하기

앞서 토글 모드 설정된 단일 J-K 플립플롭으로 2비트 이진 시퀀스 역방향 카운트(11 → 10 → 01 → 00) 살펴봤습니다. 앞으로 증가하는 카운터 만들려면 순방향 카운트 패턴 분석해 여러 플립플롭 상호 연결 방법 결정해야 합니다.

이진 카운터는 2배 주파수 분할 의존. 토글 모드 J-K 플립플롭이 이 작업 이상적. 여러 플립플롭 캐스케이드해 4비트 이진 출력 생성. 핵심 과제는 이전 비트 1→0 변경 정확히 시점에 각 플립플롭 토글하도록 클럭 입력 배선.

아래 4비트 업 카운터 이진 시퀀스. 비트 토글 순간은 덜 중요한 비트 높음→낮음 전이 때만 발생.

작은 화살표가 비트 플립 순간 가리키며 이전 비트 1→0 전이 표시.

항상 토글 설정된 네 J-K 플립플롭 써서 각 클럭 입력을 이전 플립플롭 Q 출력에 연결. 음의 에지 트리거링(버블 심볼) 쓰면 이전 Q 신호 하강 에지가 다음 플립플롭을 적절 순간 클럭.

4비트 '업' 카운터

주기적 오실레이터 구동 결과 파형들, 예상 업-카운팅 동작 보여줌. 첫 플립플롭(Q₀)은 클럭 상승 에지마다 토글, 클럭 듀티 사이클 정확히 50% 아니어도 펄스 형태 아무거나 써도 회로 신뢰성 유지.

출력 비트당 J-K 플립플롭 하나 쓰면 클럭 자체가 출력으로 쓰일 때 필요한 대칭 클럭 신호 불필요.

두 번째 접근, 양의 에지 트리거 플립플롭 써서 각 플립플롭을 이전 단계 Q' 출력으로 클럭. Q'가 항상 Q 보수이므로 Q에서 1→0 전이는 Q'에서 0→1 전이 생성, 필요 양 에지 제공.

대안 4비트 '업' 카운터

Q' 출력을 두 번째 비트 세트로 취급하면 카운터가 Q에서 업-카운팅 시퀀스, Q'에서 다운-카운팅 시퀀스 동시 생성 가능.

동시 업/다운 카운터

이 모든 캐스케이드 플립플롭 설계는 리플 효과 겪음. 전파 지연이 각 플립플롭 토글마다 누적돼 최상위 비트(MSB)가 최하위 비트(LSB) 뒤처짐. 0111 → 1000 같은 전이 시 출력이 0110, 0100, 0000 거쳐 1000 안착 전 리플, 일시적 거짓 카운트 생성.

비동기 카운터 회로 단점: 전파 지연

리플은 상태 변화 짧은 캐스케이드 나타나, 타임-크리티컬 애플리케이션(멀티플렉서, 메모리 주소 디코딩)서 문제 될 수 있음.

스트로브 신호 카운터 회로

리플 완화 위해 많은 회로 스트로브 또는 인에이블 신호 사용. 인에이블을 클럭에 연결해 하류 장치가 카운터 출력 안정될 때만 반응. 액티브-로우 인에이블이면 클럭 펄스 높음 부분 동안 장치 비활성화, 토글 활동과 일치.

클럭 높음 주기 최대 리플 지연 초과 보장하면 인에이블이 카운터 완전히 안착 후만 활성화됨 보장.

비동기 카운터 회로 단점: 제한된 속도

전파 지연들 누적돼 비동기 카운터는 가장 느린 단계 + 모든 이전 지연보다 빠를 수 없음. 최대 동작 주파수 제한돼 고속 설계엔 동기 카운터 선호.

이런 한계들이 동기(비-리플) 카운터 아키텍처 개발 동기, 다음에서 탐구.

복습

• 업 카운터는 양의 에지 트리거 J-K 플립플롭 클럭 입력을 이전 단계 Q' 출력에 연결하거나, 음의 에지 트리거 플립플롭에 Q 출력 연결해 구성. 두 경우 모두 J, K 입력 높게 유지.
• 모든 캐스케이드 플립플롭 카운터 리플 효과 보여 일시적 거짓 카운트 생성; 이런 카운터 비동기 또는 리플 카운터라 불림.
• 스트로빙으로 하류 회로 카운터 출력 안정될 때만 활성화, 리플 야기 에러 방지.

관련 워크시트

• 리플 카운터 워크시트