Cadence, ML 기반 Cerebrus 툴로 칩 설계 생산성 10배·PPA 20% 향상

칩 설계는 빠르게 진화하고 있습니다. 고객은 더 많은 기능, 더 작은 풋프린트, 더 낮은 전력을 요구하며 복잡성을 새로운 차원으로 끌어올립니다. 엔지니어들은 점점 더 얇게 퍼져 있어 제품을 일정에 맞춰 제공하기 어렵습니다. Cadence Design Systems는 Cerebrus Intelligent Chip Explorer로 대응합니다. 이는 전체 RTL-투-사인오프 흐름을 최적화하는 머신러닝(ML) 기반 도구입니다.

Cerebrus는 소비자 가전부터 하이퍼스케일 컴퓨팅, 5G, 자동차, 모바일 설계에 이르기까지 광범위한 애플리케이션에서 설계 생산성을 최대 10배 높이고 전력, 성능, 면적(PPA)을 20% 개선한다고 주장합니다. 이 솔루션은 온사이트와 클라우드 컴퓨팅을 결합하여 전통적으로 수십 명의 엔지니어와 수개월의 수동 반복이 필요했던 것을 자동화합니다.

"이는 ML을 사용하는 최초의 풀-플로우 디지털 최적화 도구입니다."라고 Cadence 제품 관리 그룹 디렉터 Rod Metcalfe가 말했습니다. "설계 복잡성이 증가함에 따라 엔지니어는 수동으로 반복해야 하는데, 이는 확장 가능하지 않습니다. Cerebrus는 막대한 컴퓨팅을 활용하여 자동화를 간소화하고 더 높은 생산성을 개방합니다."

Metcalfe는 단일 엔지니어가 단 10일 만에 향상된 5nm 모바일 CPU 설계에 수렴하여 PPA를 자동으로 향상시킨 사례를 강조했습니다.

또 다른 사용 사례는 자동화된 플로어플랜 최적화로 상당한 타이밍과 전력 이득을 보여줍니다.

과거 설계 지식을 재사용함으로써 Cerebrus는 반복적인 수동 학습을 제거하여 엔지니어가 고영향 작업에 집중할 수 있게 합니다. Cadence는 이를 전자 설계 자동화(EDA)의 "혁명"으로 설명하며, 첨단 노드와 끊임없이 증가하는 설계 복잡성을 다루는 팀에 필수적인 도구로 포지셔닝합니다.

초기 채택자에는 Renesas와 Samsung Foundry가 포함됩니다. Renesas의 Satoshi Shibatani는 Cerebrus를 사용한 자동화된 흐름 최적화가 설계 성능에서 10% 이상 개선을 제공했다고 언급했습니다. Samsung Foundry의 Sangyun Kim은 단 며칠 사용 후 중요한 블록에서 8% 이상 전력 감소와 50% 타이밍 개선을 보고했습니다.

• 강화 학습 ML: 비직관적 흐름 솔루션 탐색으로 PPA와 생산성 향상
• ML 모델 재사용: 과거 학습을 새 프로젝트에 자동 적용하여 학습 곡선 단축
• 생산성 향상: 단일 엔지니어가 여러 블록의 풀 RTL-투-GDS 흐름을 동시 자동 최적화
• 대규모 분산 컴퓨팅: 온프레미스 또는 클라우드 리소스로 빠른 탐색 확장
• 직관적 인터페이스: 실시간 분석과 실행 관리를 위한 대화형 콕핏

Cerebrus는 Cadence의 더 넓은 디지털 풀-플로우 스위트(Genus 합성, Innovus 구현, Tempus 타이밍 사인오프, Joules RTL 전력, Voltus IC 전력 무결성, Pegasus 검증)와 원활하게 통합되어 고객에게 설계 마무리로의 빠르고 예측 가능한 경로를 제공합니다.