AC/DC 데이터 수집 간소화: 연속시간 시그마-델타 기술로 ADC 과제 극복

아날로그-디지털 컨버터(ADC)의 샘플링 현상은 앨리어싱과 커패시티브 킥백 문제를 유발하며, 이를 해결하기 위해 설계자는 필터와 드라이빙 앰프를 사용하지만 이들이 또 다른 과제를 안겨줍니다. 이로 인해 중대역 애플리케이션 영역에서 정밀 DC와 AC 성능을 달성하는 것이 어렵고, 설계자는 시스템 목표를 트레이드오프하게 됩니다.

이 글은 샘플링 문제를 본질적으로 극적으로 해결해 신호 체인을 단순화하는 연속시간 시그마-델타(∑-Δ) ADC를 설명합니다. 안티앨리어싱 필터와 버퍼의 필요성을 제거하고, 추가 구성요소와 관련된 신호 체인 오프셋 오차와 드리프트 이슈를 해결합니다. 이러한 이점은 솔루션 크기를 줄이고, 설계를 용이하게 하며, 시스템의 위상 매칭과 전체 레이턴시를 개선합니다. 이 글은 또한 이산시간 컨버터와의 비교를 통해 시스템 이점과 연속시간 시그마-델타 ADC 사용의 제약사항을 강조합니다.

샘플링 기초

데이터 디지털화에는 그림 1과 같이 샘플링과 양자화라는 두 가지 기본 프로세스가 포함됩니다. 샘플링은 연속시간 가변 아날로그 신호 x(t)를 샘플링 주파수 fS를 사용해 이산시간 신호 x(n)으로 변환하는 첫 단계입니다. 결과는 1/TS 주기로 균등하게 분리됩니다(fS = 1/TS).

그림 1. 데이터 샘플링. (출처: Analog Devices)

두 번째 단계는 양자화로, 이 이산시간 샘플의 값을 유한한 가능한 값 중 하나로 근사해 디지털 코드로 표현합니다(그림 1 참조). 이 유한값 집합으로의 양자화는 양자화 잡음이라 불리는 디지털화 오차를 유발합니다.

샘플링 프로세스는 앨리어싱도 초래합니다. 입력 신호와 그 고조파가 샘플-홀드 클럭 주파수 주변에서 폴드백되는 현상입니다. 나이퀴스트 기준은 샘플링 주파수가 신호에 포함된 최고 주파수의 최소 2배여야 한다고 요구합니다. 샘플링 주파수가 최대 아날로그 신호 주파수의 2배 미만이면 앨리어싱으로 알려진 현상이 발생합니다.

앨리어싱의 시계열 및 주파수 영역 함의를 이해하기 위해, 단일 톤 사인파가 그림 2와 같이 샘플링되는 경우를 먼저 고려해 보겠습니다. 이 예에서 샘플링 주파수 fS는 최소 2fa가 아니라 아날로그 입력 주파수 fa보다 약간 더 큰 값으로, 나이퀴스트 기준을 충족하지 못합니다. 실제 샘플 패턴이 fS - fa와 같은 낮은 주파수의 앨리어싱된 사인파를 생성함을 알 수 있습니다.

그림 2. 앨리어싱: 시계열 영역 표현. (출처: Analog Devices)

그림 3. 앨리어싱: 주파수 영역 표현. (출처: Analog Devices)

이 시나리오의 해당 주파수 영역 표현은 그림 3에 나와 있습니다.

나이퀴스트 대역폭은 DC부터 fS/2까지의 주파수 스펙트럼으로 정의됩니다. 주파수 스펙트럼은 각각 0.5fS 폭을 가진 무한 개의 나이퀴스트 존으로 나뉩니다. 실제에서는 이상적 샘플러가 ADC에 이은 FFT 프로세서로 대체됩니다. FFT 프로세서는 DC부터 fS/2까지만 출력을 제공합니다. 즉, 제1 나이퀴스트 존에 나타나는 신호나 앨리어스만 제공합니다.

이상적 임펄스 샘플러(그림 1 참조)로 주파수 fa의 단일 주파수 사인파가 주파수 fS로 샘플링되는 경우를 고려해 보겠습니다. 또한 fS > 2fa라고 가정합니다. 샘플러의 주파수 영역 출력은 원래 신호의 앨리어스(이미지)를 fS의 모든 배수 주변, 즉 |±KfS ± fa| 주파수(K=1,2,3,4...)에 보여줍니다.

이제 그림 3에서 제1 나이퀴스트 존 밖에 있는 신호의 경우를 고려해 보겠습니다. 신호 주파수가 샘플링 주파수보다 약간 작아 그림 2의 시계열 조건에 해당합니다. 신호가 제1 나이퀴스트 존 밖에 있음에도 불구하고 그 이미지(앨리어스)인 fS - fa가 내부에 들어옴을 알 수 있습니다. 그림 3으로 돌아가면, 원치 않는 신호가 fa의 이미지 주파수 중 어디에든 나타나면 fa에서도 발생해 제1 나이퀴스트 존에 스퓨리어스 주파수 성분을 생성함을 알 수 있습니다.

정밀 성능을 위한 과제 해결

고성능 애플리케이션에서 시스템 설계자는 샘플링 프로세스로 인한 양자화 잡음, 앨리어싱, 스위치드 커패시터 입력 샘플링 이슈와 싸워야 합니다. 업계에서 사용 가능한 두 종류의 정밀 ADC(연속 근사 레지스터(SAR)와 시그마-델타 ADC)는 모두 스위치드 커패시터 기반 샘플링 기법으로 설계됩니다.

양자화 잡음

이상적 나이퀴스트 ADC에서 ADC의 LSB 크기가 아날로그-디지털 변환 시 입력에 추가되는 양자화 잡음을 결정합니다. 이 양자화 잡음은 fS/2 대역폭에 퍼집니다. 양자화 잡음과 싸우는 첫 번째 기법은 오버샘플링으로, 나이퀴스트 주파수보다 훨씬 높은 속도로 입력 신호를 샘플링해 SNR(신호대잡음비)과 해상도(ENOB)를 높입니다. 오버샘플링에서 샘플링 주파수는 나이퀴스트 주파수(2×fIN)의 N배로 선택되며, 결과적으로 동일한 양자화 잡음이 N배 나이퀴스트 주파수에 퍼집니다. 이는 안티앨리어싱 필터 요구사항도 완화합니다. 오버샘플링 비율(OSR)은 fS/2fIN으로 정의되며, fIN은 관심 신호 대역폭입니다. 일반적으로 ADC를 4배 오버샘플링하면 1비트 추가 해상도, 즉 6dB 다이내믹 레인지 증가를 제공합니다. 오버샘플링 비율 증가는 전반적인 잡음 감소와 오버샘플링에 의한 다이내믹 레인지(DR) 향상 ΔDR = 10log10 OSR (dB)을 가져옵니다.

오버샘플링은 본질적으로 통합 디지털 필터와 데시메이션 기능과 함께 사용되고 구현됩니다. 시그마-델타 ADC의 기본 오버샘플링 모듈레이터는 양자화 잡음을 형성해 대부분이 관심 대역폭 밖에 위치하게 함으로써 저주파에서 전체 다이내믹 레인지를 증가시킵니다(그림 4 참조). 디지털 로우패스 필터(LPF)가 관심 대역폭 밖의 양자화 잡음을 제거하고, 데시미터가 출력 데이터 레이트를 다시 나이퀴스트 레이트로 낮춥니다.

그림 4. 오버샘플링 예시. (출처: Analog Devices)

노이즈 쉐이핑은 양자화 잡음을 줄이는 또 다른 기법입니다. 시그마-델타 ADC에서 루프 필터 후 루프 안에 저해상도 양자화기(1비트~5비트)가 사용됩니다. DAC가 피드백으로 사용돼 양자화된 신호를 입력에서 뺍니다(그림 5 참조).

그림 5. 노이즈 쉐이핑. (출처: Analog Devices)

적분기는 양자화 오차를 계속 합산해 양자화 잡음을 높은 주파수로 형성하며, 이는 디지털 필터로 필터링할 수 있습니다. 그림 6은 일반적인 시그마-델타 ADC의 출력 x[n] 파워 스펙트럴 밀도(PSD)를 보여줍니다. 노이즈 쉐이핑 기울기는 루프 필터 H(z)의 차수(그림 11 참조)에 의존하며 (20×n) dB/데케이드입니다. 여기서 n은 루프 필터 차수입니다. 시그마-델타 ADC는 노이즈 쉐이핑과 오버샘플링의 결합으로 대역내 고해상도를 달성합니다. 대역내 대역폭은 fODR/2와 같습니다(ODR은 출력 데이터 레이트). 루프 필터 차수를 높이거나 오버샘플링 비율을 높여 더 높은 해상도를 얻을 수 있습니다.

그림 6. 오버샘플링과 노이즈 쉐이핑 플롯. (출처: Analog Devices)

앨리어싱

고성능 애플리케이션에서 앨리어싱을 방지하려면 고차 안티앨리어싱 필터를 사용해 폴드백을 완전히 차단해야 합니다. 안티앨리어싱 필터는 로우패스 필터로 입력 신호를 대역 제한해 관심 대역폭을 넘어 폴드백될 주파수 성분이 없도록 합니다. 필터 성능은 아웃오브밴드 신호가 fS/2에 얼마나 가까운지, 필요한 감쇠량에 따라 달라집니다.

SAR ADC의 경우 입력 신호 BW와 샘플링 주파수 간 간격이 크지 않아 높은 차수 필터가 필요하며, 복잡한 고차 필터 설계에 더 많은 전력과 왜곡이 필요합니다. 예를 들어 200kSPS 샘플링 속도 SAR의 입력 BW가 100kHz라면, 앨리어싱이 없도록 >100kHz 입력 신호를 차단해야 하므로 매우 높은 차수 필터가 필요합니다. 그림 7은 가파른 곡선 요구사항을 보여줍니다.

그림 7. 앨리어스 요구사항. (출처: Analog Devices)

400kSPS 샘플링 속도를 선택해 필터 차수를 완화하면 >300kHz 입력 주파수에 대한 차단이 필요합니다. 샘플링 속도 증가는 전력을 증가시키고, 2배 속도면 전력도 2배가 됩니다. 전력 비용을 감수하고 추가 오버샘플링하면 샘플링 주파수가 입력 BW보다 훨씬 높아져 안티앨리어싱 필터 요구사항이 더 완화됩니다.

시그마-델타 ADC에서는 입력이 훨씬 높은 OSR로 오버샘플링되므로 샘플링 주파수가 입력 BW보다 훨씬 높아 안티앨리어싱 필터 요구사항이 완화됩니다(그림 8 참조).

그림 8. 시그마-델타 안티앨리어싱 필터 요구사항. (출처: Analog Devices)

그림 9는 SAR과 이산시간 시그마-델타(DTSD) 아키텍처의 AAF 복잡성을 보여줍니다. -3dB 입력 대역폭 100kHz에서 샘플링 주파수 fS에서 102dB 감쇠를 달성하려면 DTSD ADC에는 2차 안티앨리어싱 필터가 필요하지만, SAR ADC로는 5차 필터가 필요합니다.

연속시간 시그마-델타(CTSD) ADC의 경우 감쇠가 본질적이므로 안티앨리어싱 필터가 전혀 필요하지 않습니다.

그림 9. 다양한 아키텍처 AAF 필터 요구사항. (출처: Analog Devices)

이 필터들은 시스템 설계자에게 골칫거리가 될 수 있으며, 관심 대역에서의 드롭을 최적화하고 가능한 한 많은 차단을 제공해야 합니다. 또한 오프셋, 게인, 위상 오차, 잡음 등 많은 다른 오류를 시스템에 추가해 성능을 저하시킵니다.

또한 고성능 ADC는 차동 특성을 가지므로 수동 소자 수가 2배 필요합니다. 멀티채널 애플리케이션에서 더 나은 위상 매칭을 얻으려면 신호 체인의 모든 구성요소가 잘 매칭되어야 합니다. 결과적으로 더 엄격한 공차의 구성요소가 필요합니다.

스위치드 커패시터 입력

스위치드 커패시터 입력 샘플링은 샘플링된 입력이 커패시터에 정착하는 정착 시간에 의존해, 샘플링 스위치가 온/오프될 때 충방전 과도 전류 수요를 생성합니다. 이를 입력단에서의 킥백이라 부르며, 이러한 과도 전류를 지원할 수 있는 입력 드라이빙 앰프가 필요합니다. 또한 입력은 샘플링 시간 끝에 정착해야 하고, 샘플링된 입력의 정확도가 ADC 성능을 결정하므로 드라이빙 앰프가 킥백 이벤트 후 빠르게 정착해야 합니다. 이는 빠른 정착을 지원하고 스위치드 커패시터 동작의 킥백을 흡수할 수 있는 고대역폭 드라이버의 필요성으로 이어집니다. 스위치드 커패시터 입력에서 샘플링이 ON이면 드라이버는 즉시 홀드 커패시터용 전하를 공급해야 합니다. 이 갑작스러운 전류 서지는 드라이버가 충분한 대역폭 능력을 가질 때만 제시간에 공급될 수 있습니다. 스위치의 기생 효과로 샘플링 시 드라이버에 킥백이 발생합니다. 킥백이 다음 샘플링 전에 정착하지 않으면 샘플링되는 오류가 발생해 ADC 입력을 손상시킵니다.

그림 10. 샘플링 킥백. (출처: Analog Devices)

그림 10은 DTSD ADC의 킥백을 보여줍니다. 예를 들어 샘플링 주파수가 24MHz라면 데이터 신호는 41ns 내에 정착해야 합니다. 레퍼런스도 스위치드 커패시터 입력이므로 레퍼런스 입력 핀에도 고대역폭 버퍼가 필요합니다. 이러한 입력 신호와 레퍼런스 버퍼는 잡음을 더하고 신호 체인의 전반적 성능을 떨어뜨립니다. 게다가 입력 신호 드라이버의 왜곡 성분(S&H 주파수 주변)이 앨리어싱 요구사항을 더 가중시킵니다. 또한 스위치드 커패시터 입력에서는 샘플링 속도 변화가 다양한 입력 전류를 초래해 드라이버나 이전 단에서 생성되는 게인 오류를 줄이기 위한 시스템 재튜닝을 유발할 수 있습니다.

연속시간 시그마-델타 ADC

CTSD ADC는 오버샘플링과 노이즈 쉐이핑 같은 원리를 활용하지만, 샘플링 동작을 구현하는 대체 수단을 가진 대안적 시그마-델타 ADC 아키텍처로 상당한 시스템 이점을 제공합니다.

그림 11은 DTSD 아키텍처와 CTSD 아키텍처를 비교합니다. DTSD 아키텍처에서 입력은 루프 전에 샘플링됩니다. 루프 필터 H(z)는 이산시간이며 스위치드 커패시터 적분기로 구현됩니다. 피드백 DAC도 스위치드 커패시터 기반입니다. 입력에서 샘플링이 발생하므로 fS로부터 앨리어싱 문제가 발생해 샘플링 전 입력에 추가 안티앨리어싱 필터가 필요합니다.

그림 11. 이산시간과 연속시간 모듈러 블록 회로도. (출처: Analog Devices)

CTSD는 입력에 샘플러가 없습니다. 대신 루프 내부의 양자화기에서 샘플링됩니다. 루프 필터는 이제 연속시간 적분기를 사용해 연속시간이며, 피드백 DAC도 마찬가지입니다. 양자화가 쉐이핑되는 것과 유사하게, 샘플링으로 인한 앨리어싱도 쉐이핑됩니다. 이는 거의 논샘플링 ADC와 같은 클래스를 만듭니다.

CTSD의 샘플링 주파수는 고정되어 있으며, DTSD에서는 모듈레이터의 샘플링 주파수를 쉽게 스케일링할 수 있는 것과 다릅니다. 또한 CTSD ADC는 스위치드 커패시터 동등물보다 지터에 덜 관대합니다. 기성 크리스탈이나 CMOS 오실레이터가 ADC에 로컬로 저지터 클럭을 제공해 격리 위로 저지터 클럭 전송을 피하고 EMC를 줄입니다.

CTSD의 두 가지 주요 이점은 본질적 앨리어스 제거와 신호 및 레퍼런스용 저항성 입력입니다.

본질적 안티앨리어싱

양자화기를 루프 내부로 이동시키면 본질적 앨리어스 제거가 발생합니다. 그림 12와 같이 입력 신호는 샘플링되기 전 루프 필터를 통과하고, 양자화기에서 도입되는 폴드백(앨리어스) 오차도 이 필터를 거칩니다. 신호와 앨리어스 오차는 시그마-델타 루프와 같은 노이즈 전달 함수를 보며, 시그마-델타 아키텍처에서 양자화 잡음과 유사한 노이즈 쉐이핑을 가집니다. 따라서 CTSD 루프의 주파수 응답은 샘플링 주파수의 정수 배수 주변 입력 신호를 자연스럽게 차단해 안티앨리어싱 필터 역할을 합니다.

그림 12. CTSD 모듈레이터 주파수 응답. (출처: Analog Devices)

저항성 입력

신호와 레퍼런스 입력에 저항성 입력을 가지면 샘플-홀드 구성보다 드라이브하기 쉽습니다. 일정한 저항성 입력으로 킥백이 없고 드라이버를 완전히 제거할 수 있습니다. 입력은 왜곡이 없습니다(그림 13 참조). 또한 입력 저항이 일정하므로 게인 오류에 대한 시스템 재튜닝도 불필요합니다.

그림 13. CTSD 입력 정착. (출처: Analog Devices)

아날로그 입력은 ADC가 단극성 전원이어도 양극성일 수 있습니다. 이는 양극성 프론트엔드에서 ADC로의 레벨 시프팅 필요성을 제거할 수 있습니다. ADC의 DC 성능은 입력 저항이 입력 공통모드 의존 전류뿐만 아니라 입력 전류도 가지므로 입력과 다를 수 있습니다.

레퍼런스 부하도 저항성이라 스위칭 킥백이 줄어들어 별도 레퍼런스 버퍼가 필요 없습니다. 로우패스 필터용 저항을 온칩으로 만들어 온칩 저항성 부하와 같은 재질로 트래킹하게 하면 게인 오류 온도 드리프트를 줄일 수 있습니다.

CTSD 아키텍처는 새롭지 않지만, 산업 및 계측 시장의 메가트렌드는 더 높은 대역폭에서 DC와 AC 정밀 성능을 요구합니다. 게다가 고객은 대부분의 솔루션을 커버하는 단일 플랫폼 설계를 선호해 시장 출시 시간을 단축하려 합니다.

CTSD 아키텍처는 고성능 오디오부터 셀룰러 핸드셋 RF 프론트엔드까지 광범위한 애플리케이션에서 다른 ADC 유형 대비 다수 장점으로 선택되어 왔습니다. 이점에는 통합 용이성과 저전력 소모뿐만 아니라, 아마도 더 중요하게는 CTSD 사용이 여러 중요한 시스템 레벨 문제를 해결한다는 점입니다. 여러 기술적 단점 때문에 CTSD 사용은 이전에 상대적으로 오디오 주파수/대역폭과 낮은 다이내믹 레인지로 제한되었습니다. 따라서 정밀 고성능/중대역폭 애플리케이션에는 연속 근사 ADC와 오버샘플링된 DTSD 컨버터 같은 고성능 나이퀴스트 레이트 컨버터가 주류 솔루션이었습니다.

그러나 최근 기술 혁신으로 많은 한계를 극복할 수 있게 되었습니다. 예를 들어 Analog Devices의 AD7134는 CTSD 기반 고정밀 DC-400kHz 대역폭 ADC로 실질적으로 더 높은 성능 사양을 달성하면서 DC 정확도를 제공해, 고성능 계측 애플리케이션의 여러 중요한 시스템 레벨 문제 솔루션을 가능하게 합니다. AD7134는 비동기 샘플 레이트 컨버터(ASRC)도 통합해 CTSD의 고정된 샘플링 속도에서 파생된 가변 데이터 레이트로 데이터를 제공합니다. 출력 데이터 레이트는 모듈레이터 샘플링 주파수와 독립적일 수 있으며 CTSD ADC를 다양한 세분화된 처리량으로 성공적으로 사용할 수 있게 합니다. 세분화된 수준에서 출력 데이터 레이트를 변경할 수 있는 유연성은 코히어런트 샘플링 사용도 가능하게 합니다.

본질적 앨리어스 제거로 안티앨리어싱 필터가 필요 없어 구성요소 수 감소와 솔루션 크기 축소가 이루어집니다. 더 중요하게는 안티앨리어싱 필터와 함께 오는 성능 이슈(드롭, 오프셋/게인/위상 오차, 잡음)가 더 이상 존재하지 않습니다. 안티앨리어싱 필터는 필요한 차단량에 따라 신호 체인의 전체 레이턴시에 상당한 지연을 추가합니다. 필터 제거로 이 지연이 완전히 사라져 노이즈가 많은 디지털 제어 루프 애플리케이션에서 정밀 변환이 가능해집니다.

시스템 레벨에 안티앨리어싱 필터가 없으면 멀티채널 시스템에서 위상 매칭이 크게 개선될 수 있습니다. 이는 진동 모니터링, 전력 측정, 데이터 수집 모듈, 소나 등 채널 간 미스매치가 낮아야 하는 애플리케이션에 특히 유용합니다. 본질적 필터링 작용으로 CTSD ADC는 시스템 레벨에서의 어떤 종류의 간섭뿐만 아니라 IC 내부 간섭에도 면역입니다. DTSD ADC와 SAR ADC에서는 ADC가 샘플링할 때 간섭이 적도록 주의해야 합니다. 또한 본질적 필터링 작용으로 전원 라인 간섭에서도 면역입니다. 일정한 저항성 아날로그 입력과 레퍼런스 입력으로 드라이버 요구사항도 완전히 제거됩니다. 다시 한번 오프셋, 게인, 위상 오차, 잡음 같은 성능 우려 사항이 시스템에 더 이상 없습니다.

설계 요소 수가 현저히 줄어들어 정밀 성능 달성을 위한 투쟁이 최소화됩니다. 이는 더 빠른 설계 시간, 고객의 더 빠른 시장 출시, 쉬운 BOM 관리, 신뢰성으로 이어집니다. 안티앨리어싱 필터, 드라이버, 레퍼런스 버퍼 제거로 시스템 보드 면적이 크게 줄어듭니다. 계측 앰프로 ADC를 직접 구동할 수 있습니다. 예를 들어 AD7134는 차동 입력 전용 ADC이므로 LTC6373 같은 차동 인앰프를 드라이버로 사용할 수 있습니다. 그림 14의 비교는 이산시간 기반 신호 체인과 연속시간 기반 신호 체인을 보여줍니다. 실험 결과 동등한 이산시간 기반 신호 체인 대비 70% 면적 절약이 나타나 고밀도 멀티채널 애플리케이션에 탁월한 선택입니다.

결론적으로 이 접근법은 상당한 시스템 크기 축소, 신호 체인 설계 단순화, 시스템 견고성 향상, 쉬운 설계 적용으로 성능 파라미터 트레이드오프 없이 전반적 시장 출시 시간 단축을 제공합니다.

그림 14. 이산시간 기반(왼쪽)과 연속시간 기반(오른쪽) 신호 체인 비교. (출처: Analog Devices)

그림 15. 이산시간과 연속시간 신호 체인 크기 비교. (출처: Analog Devices)

참고문헌

Kester, Walt. "MT-002: What the Nyquist Criterion Means to Your Sampled Data System Design." Analog Devices, Inc., 2009.

Pavan, Shanti. "Alias Rejection of Continuous-Time Δ∑ Modulators with Switched Capacitor Feedback DACs." IEEE Transactions on Circuits and Systems I: Regular Papers, Vol. 58, No. 2, February 2011.

Schreier, Richard and Gabor C. Temes. Understanding Delta-Sigma Data Converters. John Wiley and Sons, 2005.

감사의 글

저자는 Abhilasha Kawle, Avinash Gutta, Roberto Maurino의 본 논문 지원에 감사드립니다.