비동기 재설정 동기화 및 배포 – 과제 및 솔루션

비동기식 리셋과 동기식 로직 클록 간의 조정 부족은 전원 공급 시 간헐적인 오류로 이어집니다. 이 일련의 기사에서는 비동기식 재설정의 요구 사항과 과제에 대해 논의하고 ASIC 대 FPGA 설계를 위한 고급 솔루션을 살펴봅니다.

비동기식 리셋은 일반적으로 전원이 켜진 후 동기식 회로를 알려진 상태로 만들기 위해 VLSI 설계에 사용됩니다. 비동기식 리셋 해제 동작은 리셋과 클럭 간의 가능한 경합으로 인한 동기화 실패를 제거하기 위해 동기식 로직 클럭 신호와 조정되어야 합니다. 이러한 조정이 부족하면 전원을 켤 때 간헐적인 오류가 발생합니다. 큰 다중 클록 도메인 설계를 고려할 때 문제가 악화됩니다. 동기화 문제 외에도 수백만 개의 플립플롭에 대한 비동기식 재설정을 배포하는 것은 어렵습니다. CTS(Clock Tree Synthesis)와 유사한 기술이 필요하고 유사한 영역 및 라우팅 리소스가 필요합니다.

동기화 및 배포 문제에 초점을 맞춰 비동기식 재설정의 요구 사항과 과제를 검토합니다. 재설정 동기화(재설정 트리 소스 동기화) 및 배포(재설정 트리 합성)에 대한 기존 솔루션의 단점에 대해 설명합니다. 보다 빠르고 간단한 타이밍 수렴과 보다 안정적인 재설정 동기화 및 배포를 위한 고급 솔루션이 제공됩니다. ASIC 대 FPGA 설계에 대한 다양한 접근 방식이 자세히 설명되어 있습니다.

1부(이 기사)에서는 비동기식 재설정과 관련된 문제를 설명하고 이러한 문제를 해결하기 위한 접근 방식을 간략하게 설명합니다. 2부에서는 ASIC 및 FPGA에서 올바른 비동기식 재설정을 위한 추가 솔루션에 대해 설명합니다. 일부 유용한 특수 사례는 3부에서 설명합니다.

1. 비동기식 재설정 도전

리셋 기능은 일반적으로 로직을 알려진 상태로 만들기 위해 디지털 VLSI 설계에 포함됩니다. 리셋은 대부분 제어 로직에 필요하며 데이터 경로 로직에서 제거되어 로직 영역을 줄일 수 있습니다. 리셋은 클록 신호에 대해 동기식 또는 비동기식일 수 있습니다.

동기식 재설정에는 활성 클록이 필요하고 특정 클록 주기 관련 지연이 발생하며 데이터 경로의 타이밍에 영향을 미칠 수 있습니다. 반면에 동기식 재설정은 결정적이며 준안정성을 일으키지 않습니다.

비동기식 리셋은 플립플롭을 알려진 상태로 만들기 위해 활성 클록이 필요하지 않으며 동기식 리셋보다 대기 시간이 짧고 데이터 경로 타이밍에 영향을 주지 않는 특수 플립플롭 입력 핀을 활용할 수 있습니다. 그러나 비동기식 재설정에는 여러 가지 단점이 있습니다.

1. 플립플롭에서 준안정성을 일으켜 비결정적 동작으로 이어질 수 있습니다.

2. DFT를 활성화하려면 비동기식 재설정에 직접 액세스할 수 있어야 합니다.

3. 비동기 재설정은 단일 이벤트 과도(SET) 현상에 취약한 rad-hard 애플리케이션에서 안정성 문제를 일으킬 수 있습니다. [1].

어떤 유형의 재설정이 더 나은지에 대한 논의는 제쳐두고 [2] 이 기사에서는 비동기식 재설정과 관련된 문제와 솔루션에 중점을 둡니다. 이 백서에 제시된 기술 중 일부는 비동기식 및 동기식 재설정에 모두 적용할 수 있습니다.

비동기식 리셋은 디지털 설계에 널리 사용됩니다. 비동기식 재설정의 일반적인 드라이버는 전원 공급 장치 상태(RC 회로, 감시 장치)에 따른 외부 포트, 수동 재설정 버튼 및 마이크로프로세서와 같은 외부 마스터입니다.

대부분의 경우 비동기식 재설정은 동기식 재설정으로 대체될 수 있지만 비동기식 재설정 기능이 필수인 상황도 있습니다. 한 가지 예는 전원을 켤 때 활성 클록을 가져오지 않지만(클록은 불안정하거나 전력 감소를 위해 게이트됨) 외부 인터페이스에 대해 알려진 특정 상태가 필요한 동기식 설계입니다. 또 다른 예로는 활성 클록이 없는 전원 켜기 프로세스 동안 전력을 최소화하는 데 필요한 저전력 설계가 있습니다.

비동기 리셋의 사용은 간단하지 않습니다. 클럭과 리셋 사이의 상대적 타이밍은 리셋 어설션 동안 무시할 수 있지만 리셋 릴리스는 클럭과 동기화되어야 합니다. 리셋 릴리스 에지 동기화를 피하면 준안정성이 발생할 수 있습니다. 도 1을 참조하면, 액티브 하이 비동기 리셋이 도시되어 있다. 재설정 주장(a)은 결정적으로 제한된 시간(전파 지연, T_R-pd) 내에서 플립플롭 출력 Q에 영향을 미칩니다. ) 및 클록 신호 CLK와 무관하다. 리셋 해제(b) 동안, 클럭 포트 CLK에 상대적인 RST 포트에 대한 설정 및 홀드 타이밍 조건이 충족되어야 합니다. RST 포트에 대한 설정 및 유지 조건(리셋 복구 및 제거 타이밍이라고도 함)을 위반하면 플립플롭이 준안정 상태가 되어 알 수 없는 상태로 전환되어 설계 오류가 발생할 수 있습니다. 이 상황은 플립플롭 데이터 포트 D에 대한 설정 및 유지 조건 위반과 유사합니다.

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그림 1:활성 높은 비동기식 재설정 어설션 및 릴리스. (a) 비동기식 리셋 주장 (b) 타이밍 위반이 있는 비동기식 리셋 해제. (출처:vSync 회로)