ASIC 및 FPGA에서 비동기 리셋 동기화 마스터하기

소개

비동기 리셋은 VLSI 회로의 첫 번째 방어선으로, 전원 투자 후 모든 동기 로직이 알려진 상태에서 시작하도록 보장합니다. 리셋 신호 해제가 클럭 도메인과 신중하게 조정되지 않으면, 특히 리셋 신호가 수백만 플립플롭으로 라우팅되어야 하는 대형 멀티 클럭 도메인 ASIC이나 FPGA에서 간헐적이고 추적하기 어려운 장애가 발생할 수 있습니다.

비동기 리셋의 과제

동기화 문제 외에도 비동기 리셋 네트워크의 광범위성은 라우팅과 면적 측면에서 큰 과제입니다. 이 문제는 클럭 도메인 수와 필요한 팬아웃에 비례해 커지며, 클럭 트리 합성(CTS)과 유사한 수준의 리소스 할당을 요구합니다.

시리즈 개요

• 1부: 동기화 이슈 식별과 전통적 완화 접근법.
• 2부(본문): ASIC 및 FPGA에서 더 빠르고 신뢰할 수 있는 리셋 분배를 위한 고급 기술.
• 3부: 특수 케이스 솔루션과 실용적 팁.

2. 비동기 리셋 타이밍 수렴 기술

고지연 리셋 네트워크를 가진 대형 설계는 현대 로직이 요구하는 짧은 클럭 주기로 인해 어려움을 겪습니다. 기존 정적 타이밍 분석(STA) 최적화는 비용이 너무 많이 들거나 불가능할 수 있습니다. 리셋 파이프라이닝과 팬아웃 제한이라는 두 가지 검증된 기술이 ASIC과 FPGA 구현 모두에 확장 가능한 수렴 경로를 제공합니다.

2.1. 비동기 리셋 파이프라이닝

핵심 아이디어는 리셋 해제 시 단일 사이클 지연을 감수하는 대신 타이밍 여유를 확보하는 것입니다. 각 동기화기 뒤에 추가적인 비동기 세트 플립플롭(P1)을 삽입하면, SET와 D 입력이 동일한 액티브 하이 리셋 신호(RSTO)를 받습니다. RSTO가 디어서트되면 새로운 단계의 셋업과 홀드 제약이 일반적인 동기 경로인 것처럼 만족됩니다.

이미지 클릭으로 확대

그림 6: 파이프라이닝된 비동기 리셋 (출처: vSync Circuits)

기능적으로 파이프라인은 1부에서 설명한 표준 리셋 트리와 동일하게 동작하며, 해제 시 단일 사이클 지연만 추가됩니다. 이 추가 지연은 전원 투자 시 한 번만 발생하므로 일반적으로 무시할 수 있습니다.

설계 제약이 핵심 역할을 합니다. 동기화기 플립플롭은 중복으로부터 보호되어야 합니다(1부에서 논의한 재수렴 경로 문제 방지). 반면 P1 단계는 MAX_FANOUT 규칙으로 제약됩니다. 예를 들어 동기화기 출력의 팬아웃 8이면 종종 충분합니다. P1 단계가 팬아웃 한계에 도달하면 합성 도구가 자동으로 플립플롭을 복제하여 각각 더 낮은 지연을 가진 여러 서브 네트워크를 생성합니다(그림 6b 참조).

복제가 자동으로 처리되므로 설계가 커지거나 변경되어도 이 기술은 매끄럽게 확장됩니다. 단일 파이프라인 단계로 타이밍 수렴이 안 되면 추가 단계(P2~PN)를 삽입할 수 있으며, 각 단계마다 자체 MAX_FANOUT 값으로 제약합니다.

실제 설계에서의 적용 예는 그림 7에 나와 있습니다. 여기서 P1 단계인 PORT6이 합성 도구에 의해 약 40회 복제되어 팬아웃 제약을 만족했습니다. 각 서브 네트워크가 요구 타이밍을 충족하여 대형 복잡한 설계에서 이 방법의 효과가 입증되었습니다.

이미지 클릭으로 확대

그림 7: 비동기 리셋 파이프라이닝 예시 (출처: vSync Circuits)