고속 회로의 정의 용어는 주로 두 가지 버전으로 나옵니다. 한편으로는 회로에서 디지털 신호의 전송선 지연이 상승 에지 시간의 20%를 초과하면 이 회로를 고속 회로로 간주할 수 있습니다. 다른 한편으로는 회로에서 디지털 아날로그 회로 주파수가 45MHz~50MHz에 도달하거나 초과하면 고속 회로로 간주합니다.
기본적으로 L(리드 길이)이 Tᵣ보다 크면 고속 회로로, L이 Tᵣ보다 작으면 저속 회로로 간주합니다. 여기서 Tᵣ은 펄스 상승 에지 시간을 나타냅니다.
공기 중 신호 전송 속도는 3×10⁸ m/s입니다. PCB 재료인 FR4의 유전율은 εᵣ로 표시되며 4입니다. PCB 내 신호 전송 속도는 공식 
로 계산할 수 있습니다.
Vₚ는 15cm/ns(약 6inch/ns)와 같습니다. 펄스 상승 에지 시간 Tᵣ = 1/(10×f_clk)이며, 100MHz 신호의 상승 에지 시간은 1ns입니다. PCB 배선상 신호 지연이 상승 에지 시간의 20%를 초과하면 신호에 명백한 호출이 발생합니다. 상승 시간이 1ns(100MHz)인 구형파의 경우, PCB 배선 길이가 0.2ns × 6 = 1.2inch를 초과하면 신호에 심각한 호출이 발생합니다. 따라서 임계 길이는 1.2inch(약 3cm)입니다.
특성 임피던스는 임피던스 매칭에서 중요한 파라미터로 반사, 호출, 오버슈트, 언더슈트에 영향을 미치며 고속 신호 전송 무결성과 직접 관련되어 고속 설계에서 매우 중요합니다.
신호는 전송선을 따라 전송되며, 전압과 전류의 비율을 과도 임피던스로 간주합니다. 전송선상의 과도 임피던스는 공식 
로 계산합니다. 이 공식에서 Cₗ은 단위 길이당 커패시턴스로 단위는 pF/inch(보통 3.3pF/inch)입니다. 전송선을 따라 과도 임피던스가 일정한 값이면 이 값을 전송선의 특성 임피던스로 간주합니다. PCB 상의 마이크로스트립 라인과 스트립 라인의 특성 임피던스는 전송선 설계 도구 Polar Si9000으로 계산할 수 있으며 그림 1에 표시되어 있습니다.
고속 회로 설계에서 임피던스 매칭은 빠르고 정확한 데이터 전송을 보장하기 위해 필요합니다. 데이터 수집 시스템은 일반적으로 센서, 신호 컨디셔닝 기기, AD 데이터 수집 칩, FPGA, SDRAM으로 구성되며 그림 2와 같습니다.
AD 칩으로 AD9649를 적용하며 1.8V 전원 공급과 14비트 데이터 라인 병렬 샘플링을 사용합니다. 샘플링 주파수는 20M로 설정됩니다. PCI 인터페이스 칩으로 PCI9054를 선택하여 DMA 데이터 전송을 지원합니다. PCI 구성 칩으로 93LC66B를 선택합니다. 데이터 저장으로 HY57V561620FTP-H를 적용하며, 4개 뱅크 각각 4M×16비트 메모리 공간, 13개 행 주소선, 9개 열 주소선으로 구성됩니다. FPGA로 EP1C6F256C8을 선택하며 단자 전압 3.3V, 코어 전압 1.5V입니다. PCI 버스 폭은 32비트, 33MHz 클럭을 읽기/쓰기 클럭으로 선택하며 최대 읽기/쓰기 속도는 초당 132MByte로 축적 데이터의 고속 전송을 지원합니다.
PCB 설계 과정에서 다음 요소를 고려해야 합니다:
디지털 부분의 고주파로 인해 아날로그 부분은 간섭에 매우 민감합니다. 적절한 처리가 구현되지 않으면 디지털 신호가 아날로그 신호를 간섭하여 EMI 문제가 발생합니다. 설계자가 따라야 할 올바른 원칙은: 첫째, 혼합 신호 PCB에서 디지털 접지와 아날로그 접지를 분할해야 합니다. 둘째, 아날로그와 디지털 전자 부품을 분류하여 아날로그 접지는 아날로그 영역에, 디지털 접지는 디지털 영역에 분배합니다. 셋째, 영역 분할 주변에 페라이트 비드로 아날로그 접지와 디지털 접지를 연결합니다. 이 조치들은 디지털 접지와 아날로그 접지 분리를 구현할 수 있습니다.
FPGA가 축적 데이터를 SDRAM에 기록한 후 데이터를 유지하기 위해 지속적으로 리프레시를 수행해야 하며, 각 행의 리프레시 주기는 64밀리초보다 빨라야 합니다.
단일 종단 배선에서는 일반적으로 50Ω 임피던스 매칭을, 차동 배선(예: USB2.0 D+, D-)에서는 일반적으로 90Ω 임피던스 매칭을 수행합니다.
| 항목 | 설명 | 참고 및 계산 값 |
| H1 | 유전체 두께 (PP 또는 보드 재료) | 3.5-8.5mil |
| Er1 | 보드 재료 유전율 | 4-4.6 |
| W1 | 신호 배선 폭 | 임피던스 값에 기반 |
| C1 | 기판 재료 그린 오일 두께 | 0.8mil |
| C2 | 동박 위 그린 오일 두께 | 0.5mil |
| CEr | 그린 오일 유전율 | 3.3 |
| Zo | 매칭할 임피던스 값 | 단일 종단: 50Ω 차동: 90Ω |
제조 기술의 구체적 파라미터는 PCB 제조사와의 소통을 통해 알 수 있으며, 이를 통해 리드 폭을 산출할 수 있습니다. 차동 마이크로스트립 라인의 경우 리드 간 거리(S1)도 산출해야 합니다.
크로스토크는 신호가 전송선에서 전송될 때 전자기 커플링 결과로 인접 전송선에서 발생하는 예기치 않은 전압 노이즈 간섭을 의미합니다. 과도한 크로스토크는 회로의 오작동을 유발하여 시스템이 정상적으로 작동하지 못하게 할 수 있습니다. 크로스토크는 전자기 커플링에 의해 생성되며 커플링은 커패시티브 커플링과 인덕티브 커플링으로 나뉩니다. 전자는 간섭원에서 전압 변화로 인한 유도 전류에 의한 전자기 간섭이고, 후자는 간섭원에서 전류 변화로 인한 유도 전압에 의한 전자기 간섭입니다. 간섭원 상태가 변하면 피간섭 물체에 일련의 간섭 펄스가 생성되며, 이는 고속 시스템에서 매우 흔합니다.
크로스토크 대처 방안:
PCB 설계 과정에서 신호 무결성 이론을 바탕으로 많은 설계 규칙이 요약되었습니다. 이러한 PCB 설계 규칙을 참조하면 신호 무결성을 더 잘 확보할 수 있습니다. PCB 설계 과정에서 설계 정보를 상세히 파악해야 합니다:
산업기술
임피던스 제어 기술은 고속 디지털 회로 설계에서 매우 중요하며, 고속 PCB 우수 성능 보장 위해 효과적 방법 채택 필수. PCB 상 고속 회로 전송선 임피던스 계산 및 제어 전송선 등가 모델 그림 1은 PCB 전송선 등가 효과: 직렬·병렬 저항, 커패시터, 인덕터 포함 구조(RLGC 모델). 직렬 저항 대표값 0.25~0.55Ω/ft, 병렬 저항 값 보통 매우 높음. PCB 전송선에 기생 저항·커패시턴스·인덕턴스 추가 시 전체 임피던스 = 특성 임피던스(Z₀). 선경 대·전원 그라운드 근접·유전율 높을 때 Z₀ 값 상대적
LED PCB 제조 난제 회로 그래픽 LED 측면에 회로 라인과 패드가 고밀도로 배치되어 있기 때문에 제조 과정에서 스크래치 감소가 최우선 고려 사항입니다. 노광 시행 시 참고 그림에 따라 밀집 회로 층을 설계하는 것이 좋습니다. 비아 충전 공정(VFP)과 솔더 마스크 도포 전 보드 연마 공정에서 연마 스크래치와 이미지 결함을 줄이기 위해 노력해야 합니다. 외형 공차 현재 LED 보드의 외형 공차는 보통 ±0.1mm입니다. 그러나 LED 디스플레이 조립 필요성에 따라 ±0.08mm 또는 ±0.05mm 같은 더 엄격한 공차가 요구
