쇼트 채널 MOS 트랜지스터의 누설 전류 해독: 저전력 설계를 위한 핵심 통찰

이 기사는 MOS 트랜지스터의 기본 사항을 다루며, 이러한 트랜지스터에서 발생할 수 있는 누설 전류를 더 잘 이해하는 것을 목표로 합니다.

MOS 트랜지스터는 집적 회로 내 패키지 밀도를 극대화하기 위해 스케일 다운되고 있습니다. 이로 인해 산화막 두께가 감소했고, 이는 차례로 MOS 소자의 임계 전압을 낮추었습니다. 낮은 임계 전압에서 누설 전류가 유의미해지고 전력 소산에 기여합니다. 이것이 우리가 MOS 트랜지스터의 다양한 누설 전류 유형을 알아야 하는 이유입니다.

다양한 누설 전류 구성 요소를 이해하기 전에, 먼저 MOS 트랜지스터 핵심 개념을 다시 살펴보겠습니다. 이는 주제에 대한 더 나은 통찰을 얻는 데 도움이 될 것입니다.

MOS 트랜지스터 구조 재조명

MOS 트랜지스터 구조는 금속, 산화막, 반도체 구조로 구성됩니다(따라서 MOS).

p-기판과 드레인 및 소스 단자로 n+ 확산 웰을 가진 NMOS 트랜지스터를 고려해 보세요. 산화막층은 SiO₂로 만들어지며 드레인과 소스 사이의 채널 위에 성장합니다. 게이트 단자는 n+ 도핑된 폴리실리콘 또는 알루미늄으로 만들어집니다.

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그림 1. NMOS 트랜지스터의 조감도. 모든 이미지는 S. M. Kang, Y. Leblebici, CMOS Digital Integrated Circuits, TMH, 2003, ch.3, pp:83-93에서 발췌

무바이어스 조건에서, 드레인/소스와 기판 인터페이스의 pn 접합은 역바이어스됩니다. 트랜지스터의 에너지 밴드 다이어그램은 그림 2와 같습니다.

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그림 2. 무바이어스 NMOS 트랜지스터의 에너지 밴드 다이어그램

보시다시피, 금속, 산화막, 반도체의 페르미 레벨은 스스로 정렬됩니다. 산화막-반도체 인터페이스의 전압 강하로 인해 Si 에너지 밴드에 굴곡이 생깵니다. 내장 전기장의 방향은 금속에서 산화막을 거쳐 반도체로 향하며, 전압 강하의 방향은 전기장 방향과 반대입니다.

이 전압 강하는 금속과 반도체 사이의 일 함수 차이로 인해 발생합니다(전압 강하의 일부는 산화막에서, 나머지는 Si-SiO₂ 인터페이스에서 발생). 일 함수는 전자가 페르미 레벨에서 자유 공간으로 탈출하는 데 필요한 에너지 양입니다. MOS 트랜지스터 밴드 다이어그램과 밴드 벤딩에 대한 더 자세한 내용은 Jordan Edmunds의 비디오에서 확인할 수 있습니다.

축적

다음으로, 게이트에 음의 전압이 있고 소스에서 드레인과 기판이 접지되어 있다고 가정합니다. 음의 전압으로 인해 기판의 정공(다수 캐리어)이 표면으로 끌립니다. 이 현상을 축적이라고 합니다. 기판의 소수 캐리어(전자)는 깊은 곳으로 밀려납니다. 해당 에너지 밴드 다이어그램은 아래와 같습니다.

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