플래시 ADC(병렬 아날로그-디지털 변환기): 설계, 동작 원리 및 응용

개요

병렬 A/D 변환기라고도 하는 플래시 ADC는 가장 직관적인 ADC 아키텍처입니다. 각기 아날로그 입력을 고유한 기준 전압과 비교하는 일련의 비교기로 구성됩니다. 비교기 출력이 우선순위 인코더로 공급되어 이진 출력을 생성합니다. 아래는 3비트 플래시 ADC를 보여줍니다:

기준 전압(V_ref)은 정밀 전압 레귤레이터에서 공급되지만, 명확성을 위해 레귤레이터 자체는 회로도에서 생략되었습니다. 입력 전압이 연속적인 기준 레벨을 초과하면 비교기가 순차적으로 하이 상태로 포화됩니다. 우선순위 인코더는 가장 높은 순서의 활성 비교기에 해당하는 이진수를 생성하여, 하위 순서 신호는 효과적으로 무시합니다.

많은 실용적 설계에서 완전한 기능의 우선순위 인코더는 불필요합니다. 비교기 출력이 최저 기준부터 최고 기준까지 순차적으로 상승하므로, 가장 높은 순서의 활성 입력을 단순한 배타적 OR 게이트 네트워크로 선택할 수 있어 복잡한 인코더가 필요 없습니다:

또한 인코더는 다이오드 매트릭스로 구현될 수 있어, 이 토폴로지로 달성 가능한 최소 부품 수를 강조합니다:

플래시 ADC의 단순성은 속도와 맞물립니다. 비교기와 로직 게이트의 전파 지연에 의해서만 제한됩니다. 그러나 이 아키텍처는 부품 집약적입니다: 3비트 컨버터는 7개 비교기, 4비트는 15개, 각 추가 비트마다 2배가 필요합니다. 결과적으로 8비트 플래시 ADC는 255개 비교기가 필요하여 대부분의 응용 분야에서 비현실적입니다.

부품 비용에도 불구하고 플래시 ADC는 독특한 장점을 제공합니다. 기준 분배기에 동일한 값의 저항을 사용하면 각 이진 카운트가 동일한 아날로그 증분에 대응하여 선형 응답을 얻습니다. 특수 응용 분야에서는 분배기 값을 조정하여 맞춤형 비선형 매핑을 만들 수 있습니다. 이는 다른 ADC 아키텍처가 상당한 재설계 없이는 제공할 수 없는 능력입니다.

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