공통 게이트 JFET 증폭기: 설계, 동작 및 응용

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공통 게이트 JFET 증폭기란?

공통 게이트(CG) 구성은 세 가지 고전적 JFET 토폴로지(공통 소스, 공통 드레인, 공통 게이트) 중 하나입니다. CG 스테이지에서 게이트는 공통 단자, 소스는 입력, 드레인은 출력입니다. 이 배치는 낮은 입력 임피던스, 높은 출력 임피던스, 일반적인 디스크리트 JFET에서 10~20배에 달하는 음의 전압 이득을 제공합니다.

작동 원리

소스의 전압 변화가 게이트-소스 전압(V_GS)을 변조합니다. JFET의 드레인 전류 I_D는 I_D = I_DS (1 – V_GS/V_P)² 방정식을 따릅니다. 드레인이 소스보다 높은 전위에 있으므로 드레인에서의 출력 전압은 I_D와 드레인 저항(R_D)의 곱으로, 약 –R_D/(R_S + r_o)의 음의 전압 이득을 줍니다.

일반적인 바이어싱 방식

게이트는 종종 높은 값의 저항이나 바이어스 네트워크를 통해 그라운드에 연결되어 V_GS ≈ 0V를 유지합니다. 소스 저항(R_S)이 바이어스 포인트를 설정하고 음의 피드백을 제공해 선형성을 개선합니다. 약간 더 높은 이득을 위해 약간 음의 V_GS가 필요하면 전압 분할기로 게이트에 작은 DC 바이어스(예: 0.2V)를 인가할 수 있습니다.

장점 및 용례

• 낮은 입력 임피던스(<1kΩ), 고임피던스 RF 프론트엔드 구동에 이상적.
• 높은 출력 임피던스, 전압-전류 변환에 유용.
• 우수한 주파수 응답—적절한 레이아웃으로 공통 게이트 스테이지는 100MHz 초과 가능.
• 소스 저항이 입력 소스 임피던스와 매칭되도록 선택되면 탁월한 노이즈 성능.

설계 예제

부품: 2N5457 JFET, V_D = 12V, R_D = 10kΩ, R_S = 1kΩ.

바이어스 포인트: V_GS ≈ –0.2V, I_D ≈ 2mA. 전압 이득 ≈ –10. 10pF 부하에서 대역폭 >10MHz.

설계 팁

1. 타겟 주파수에 적합한 핀치오프 전압(V_P)과 트랜스컨덕턴스(g_m)을 가진 JFET 선택.
2. 쇼트 리드 레이아웃과 저커패시턴스 PCB 소재로 기생 커패시턴스 최소화.
3. JFET 최대 드레인 전류 근처에서 동작 시 적절한 방열판 또는 써멀 패드 사용.
4. 투톤 테스트에서 3차 차단점(IP3) 확인으로 선형성 검증.

추가 자료

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