전원 공급 단계 결정성:PLL 합성기 및 시스템 수준 보정

이 기사 시리즈의 첫 번째 부분에서는 다중 DSP(디지털 신호 처리) 블록, 광대역 DAC(디지털-아날로그 변환기) 및 광대역 아날로그와 통합된 칩 내의 모든 채널에 대해 알려진(결정론적) 위상을 달성하는 방법을 탐구했습니다. -디지털 변환기(ADC). 우리는 서브어레이 클록 트리 구조를 사용하는 상위 레벨 시스템 블록 다이어그램으로 시작하여 멀티칩 동기화 방법을 설명했습니다. 이 두 번째 부분에서는 PLL 합성기 위상 조정, 여러 하위 배열로의 확장성, 시스템 수준 보정 알고리즘을 살펴보겠습니다.

PLL 신디사이저 위상 조정

선택한 PLL 합성기 IC는 각 디지타이저 IC에 주입된 상대적 샘플 클록 위상 조정을 허용하도록 선택되었습니다. 열 드리프트와 샘플 클록과 각 IC의 SYSREF 사이의 결과적인 PLL 위상 드리프트는 각 디지타이저 IC의 첫 번째 전송 채널이 첫 번째 디지타이저 IC의 첫 번째 전송 채널에 위상 정렬되도록 하는 피드백 메커니즘을 생성하여 보상됩니다. 이 피드백 루프를 달성하기 위해 각 IC의 첫 번째 전송 채널은 그림 1과 같이 다른 전송 채널과 차별화되는 신호를 출력합니다. 이 4개의 신호는 결합되어 이 시스템의 경우 Rx0이라는 레이블이 붙은 공통 수신기로 전송됩니다. .

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그림 1. PLL 합성기 위상 조정 기능을 사용하면 각 디지타이저 IC의 첫 번째 전송 채널을 하위 어레이에서 정렬할 수 있습니다. (출처:Analog Devices)

모든 수신 채널에 대한 동시 수신 데이터를 얻은 다음 사용자가 상호 상관 기술을 적용하고 이러한 4개의 전송 채널 사이의 복잡한 위상 오프셋(Φ_TxOffset)을 결정할 수 있습니다. . PLL 합성기 IC에는 주파수 ƒ에서 작동하는 전압 제어 발진기(VCO)가 내부에 포함되어 있습니다. _{VCO_PLL} .

측정된 위상 오프셋 Φ_TxOffset 그런 다음 필요한 PLL 위상 조정 Φ_{PLL_Adj}와 관련됩니다. RF 주파수 ƒ _캐리어

이 공식을 사용하여 PLL 합성기 위상은 그림 2와 같이 모든 전력 주기에 대해 모든 디지타이저 IC 간에 공통 전송 기준선을 설정하기 위해 알려진 새로운 양만큼 조정될 수 있습니다. 그림 2에 표시된 각 채널의 열린 원은 다음과 같습니다. 다른 모든 실선은 이후의 전원 주기에 해당하는 반면 첫 번째 전원 주기입니다. 이 그림에서 볼 수 있듯이 모든 디지타이저 IC의 첫 번째(및 두 번째) 채널라이저에 대해 보정된 전송 위상 오프셋이 위상 정렬되어 있습니다. 각 디지타이저 IC의 두 번째 채널라이저는 시스템의 각 DAC에 대해 2개의 채널라이저가 사용되기 때문에 이 경우에도 정렬됩니다.

이전 섹션에서 논의된 MCS 루틴 이전에 이 PLL 합성기 위상 조정 단계를 추가하면 시스템을 동일한 샘플 클록-SYSREF 위상 관계로 강제 적용하여 시스템 내에서 모든 유도된 열 기울기에 걸쳐 결정론적 위상이 생성되며, 이는 전송으로 나타납니다. 모든 디지타이저 IC에 대한 정렬 기준선입니다.

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그림 2. PLL 위상을 조정하여 사용자는 모든 디지타이저 IC의 첫 번째 전송 채널을 정렬할 수 있습니다. (출처:Analog Devices)

그림 3은 유도 열 구배가 각 PLL 합성기 칩의 온도 측정 장치(TMU)를 통해 감지될 수 있음을 보여줍니다. 그림 3의 왼쪽 하단에 있는 파란색 추적에서 볼 수 있듯이 플랫폼 전체에 걸쳐 광범위하게 변화하는 온도는 시스템에 다른 팬 기류를 적용하여 의도적으로 유도되었습니다. 그러나 각 IC에 대한 PLL 위상 조정을 사용하면 보드에 적용된 공기 흐름에 관계없이 각 디지타이저 IC의 첫 번째 전송 채널라이저를 다른. 이는 서로 다른 전원 주기 동안 보드에 적용된 서로 다른 열 기울기에도 불구하고 그림 3의 상단 두 플롯에서 동일한 색상의 점 클러스터를 관찰함으로써 알 수 있습니다.

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그림 3. PLL 위상 조정 기능과 함께 사용되는 MCS 기능은 플랫폼에서 유도된 열 기울기에 관계없이 모든 수신 및 전송 채널에 대한 전원 공급 위상 ​​결정성을 보여줍니다. (출처:Analog Devices)

그림 3의 오른쪽 하단에는 PLL 합성기 위상 오프셋을 적용한 후 측정된 SYSREF-LEMC 위상 관계를 보여주는 폴링된 디지타이저 IC 레지스터가 표시됩니다. 왼쪽 하단 플롯의 주황색 트레이스에서 PLL 합성기 위상 조정이 다른 유도 열 기울기로 인해 측정된 0이 아닌 SYSREF 위상을 완전히 보상한다는 점에 유의하십시오.

많은 주파수가 측정되었으며 모두 결정론적 수신 및 전송 위상을 보여줍니다. 이 기사에서 선택한 특정 주파수는 그림 4에 나와 있으며, 기준 클록 또는 LEMC의 정수가 아닌 배수를 사용할 때 유도된 많은 열 기울기에 대해 MCS가 입증되도록 선택되었습니다.

그림 4. 이 기사에서 사용된 RF 주파수는 기준 클록 및 LEMC의 정수배가 아닌 것을 포함하여 광범위한 클록 소스에서 MCS 기능을 시연하기 위해 선택되었습니다. (출처:Analog Devices)

여러 하위 배열로의 확장성

이 기사에 나와 있는 데이터는 주로 하위 어레이 수준의 MCS 성능에 중점을 두고 있지만 이러한 동기화 기능이 더 큰 어레이 수준과 여러 하위 어레이에서 실현 가능하도록 해야 합니다. 이러한 더 높은 수준의 동기화를 달성하려면 1부의 그림 1에 표시된 각 하위 어레이에 대한 SYSREF 요청이 각 하위 어레이의 클록 버퍼 IC에 동기적으로 도달하도록 하는 어레이 수준 클록 트리가 필요합니다. 그런 다음 이 기준이 주어지면 각 하위 어레이는 앞서 설명한 대로 필요한 SYSREF 및 BBP 클록을 발행하여 이러한 신호가 더 큰 어레이에서 동일한 샘플 클록 주기 내에서 하위 어레이 디지타이저 IC 및 BBP에 도달하도록 할 수 있습니다. 이 어레이 레벨 클록 트리는 각 하위 어레이에 대한 클록 분배가 다운스트림 서브어레이 클록 칩 IC 각각에 동기 SYSREF 요청 분배를 달성하는 데 필요한 지연 조정 블록을 소유하도록 요구합니다. 이러한 방식으로 여러 하위 배열에 연결된 여러 BBP가 궁극적으로 동기화됩니다.

시스템 수준 보정 알고리즘

이전 섹션에 표시된 MCS 알고리즘은 각 수신 및 전송 채널에 대한 전원 켜기 결정적 위상을 제공하지만 이러한 위상은 채널 전반의 RF 프론트 엔드 트레이스 길이의 차이로 인해 RF 도메인 내의 모든 채널에서 반드시 위상 정렬되는 것은 아닙니다. . 따라서 MCS 알고리즘이 실제로 어레이 보정 프로세스를 단순화하지만 시스템 내에서 각 RF 채널의 위상을 정렬하려면 시스템 수준 보정 루틴을 거쳐야 합니다.

따라서 MCS 알고리즘을 수행하는 것 외에도 효율적인 시스템 수준 보정 알고리즘을 개발할 필요가 있습니다. 이 기사의 시스템 수준 교정 방법은 특정 기저대역 파형을 사용하며 외부 장비가 필요 없이 완전히 독립적입니다. 이 기사에서 설명하는 시스템은 플랫폼의 각 채널라이저에 별도의 기저대역 파형을 주입할 수 있습니다. 이 기능을 활용하여 그림 5의 왼쪽 하단에 표시된 것처럼 각 전송 채널라이저에 대한 1주기 펄스로 구성된 기저대역 파형이 하위 어레이에 주입됩니다. 따라서 각 전송 채널라이저는 하나의 펄스만 출력합니다. 그러나 파형은 시스템 전체에서 한 번에 하나의 주기 펄스만 출력되도록 모든 전송 채널라이저에서 엇갈리게 됩니다. 모든 송신 채널라이저의 출력은 RF 도메인 내에서 결합된 다음 그림 5의 상단과 같이 분할되어 모든 수신 채널로 다시 전송됩니다. 마지막으로 모든 수신 채널에 대해 동시 수신 데이터 캡처가 수행되고 데이터가 저장됩니다. 4096×16 매트릭스로 변환합니다. 여기서 4096은 모든 16개 수신 채널에 대해 수집된 샘플 크기입니다.

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그림 5. 시스템 수준 교정 알고리즘은 MCS와 함께 사용되어 시스템의 모든 수신 및 전송 채널을 신속하게 정렬합니다. (출처:Analog Devices)

그런 다음 이 데이터를 첫 번째 열(Rx0에 해당)을 따라 수직으로 분석하여 그림 5의 오른쪽 하단에 있는 상단 서브플롯에 표시된 것처럼 Tx0 채널라이저 펄스를 찾습니다. Tx0 펄스가 식별된 후 다른 모든 펄스 위치를 알 수 있습니다. 각 펄스의 상승 에지의 복소 위상이 계산되어 시스템 전체의 모든 전송 채널에 존재하는 측정된 위상 오프셋에 해당하는 1x16 벡터에 저장됩니다. 이러한 지식을 바탕으로 Tx0을 기준 기준으로 사용하면 모든 전송 채널의 복잡한 위상이 측정된 오프셋을 기반으로 수정됩니다.

유사하게, 동일한 결합 신호가 모든 수신 채널로 전송되기 때문에 데이터는 매트릭스를 따라 수평으로 분석됩니다(모든 수신 채널에서 살펴봄). 그런 다음 모든 수신 채널의 복소 위상이 Rx0에 대해 측정되고 시스템에 존재하는 측정된 수신 위상 오프셋에 해당하는 1x16 벡터에 저장됩니다. 그런 다음 그림 6의 모든 16개 수신 채널에 대한 동위상(I) 및 직교 위상(Q) ADC 코드에서 볼 수 있듯이 수신 NCO 복합 위상은 Rx0에 대해 모든 채널을 위상 정렬하기 위해 하위 어레이 전체에서 조정됩니다. 그림 6의 플롯이 모든 채널을 위상 정렬하지만 진폭이 모든 채널을 반드시 정렬하지는 않습니다. 그러나 현재 이러한 디지타이저 IC에 있는 온칩 FIR(Finite Impulse Response) 필터를 사용하면 동일한 결과를 달성하기 위해 전력 소모가 많은 FPGA 리소스를 할당할 필요 없이 채널 전체에서 진폭 및 위상 정렬을 대안으로 얻을 수 있습니다.

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그림 6. 16채널 수신 I&Q 위상 정렬은 MCS와 독립형 시스템 수준 교정 알고리즘의 도움으로 이루어집니다. (출처:Analog Devices)

이 시스템 수준 보정 알고리즘은 현재 MATLAB ^® 에서 구현됩니다. 완료하는 데 약 3초가 걸립니다. 그러나 HDL(하드웨어 설명 언어)로 구현하는 경우 이 보정 시간은 완전히 자체 포함된 알고리즘을 유지하면서 더 단축될 수 있습니다. 또한 MCS 알고리즘을 사용하여 부팅 시 시스템 주파수와 진폭을 알고 있는 경우 사용자는 이 시스템 수준 보정 방법에 설명된 측정을 수행할 필요 없이 룩업 테이블에서 위상 오프셋 값을 로드할 수 있습니다. 이 경우 시스템 수준 보정 방법을 사용하여 공장 보정 중에 룩업 테이블에 저장된 위상 오프셋을 채울 수 있습니다.

결론

성공적인 MCS 프로세스는 4개의 Analog Devices의 AD9081 MxFETM IC를 서브어레이의 백본으로 사용하여 시연되었습니다. 플랫폼 전체의 열 기울기는 4개의 ADF4371 PLL 합성기 내 위상 조정 블록의 도움으로 보상됩니다. HMC7043 클록 IC는 JESD204C 인터페이스에 필요한 SYSREF 및 BBP 클록을 분배하는 데 사용됩니다. AD9081 내의 MCS 알고리즘은 단순화된 시스템 수준 교정을 허용하고 시스템에 존재하는 다중 주파수 및 열 기울기에 대한 전원 공급 결정적 위상을 제공합니다. 공장 보정 중에 LUT를 채우는 데 사용되는 효율적인 시스템 수준 보정 알고리즘도 제공되므로 시스템 부팅 시간이 크게 단축됩니다. 이 플랫폼은 그림 7에 나와 있으며 Quad-MxFE라고 합니다. 이 시스템은 Analog Devices에서 구입할 수 있습니다. 이 작업은 위상 배열 레이더, 전자전, 계측 또는 5G 플랫폼에 있는 모든 다중 채널 시스템과 관련이 있습니다.

그림 7. Quad-MxFE 플랫폼은 Analog Devices에서 구입할 수 있습니다. (출처:Analog Devices)

참조

1 델 존스. "JESD204C 입문서:새로운 기능 및 그 내용 - 1부." 아날로그 대화 , 권. 53, 2번, 2019년 6월.

2 델 존스. “JESD204C 입문서:새로운 기능과 그 내용—2부.” 아날로그 대화 , 권. 53, 3번, 2019년 7월.