PLL 신시사이저와 시스템 레벨 캘리브레이션으로 전원 투자상 위상 결정론 보장하기

이 시리즈 첫 파트에서는 여러 DSP 블록, 광대역 DAC, ADC를 통합하는 복잡한 RF 서브시스템에서 모든 채널에 대해 알려지고 결정론적인 위상을 보장하는 방법을 살펴보았다. 이번 두 번째 편에서는 PLL 신시사이저 위상 조정, 더 큰 어레이로의 확장성, 외부 장비 없이 동작하는 컴팩트한 시스템 레벨 캘리브레이션 알고리즘에 초점을 맞춘다.

PLL 신시사이저 위상 조정

디지타이저별 미세 위상 튜닝을 제공하는 PLL IC를 선정했다. SYSREF와의 PLL 위상 관계에서 온도 유도 드리프트는 각 디지타이저의 첫 번째 송신 채널이 레퍼런스 IC의 첫 번째 채널에 잠기도록 강제하는 피드백 루프로 상쇄된다. 첫 번째 송신 채널은 고유 신호(그림 1)를 방출하며, 다른 세 채널과 함께 공통 수신기(Rx0)로 라우팅된다. 모든 채널의 동시 수신으로 교차 상관을 통해 복소 위상 오프셋 Φ_TxOffset을 추출한다.

각 PLL은 f_{VCO_PLL}에서 동작하는 전압 제어 발진기(VCO)를 포함한다. 측정된 오프셋은 필요 PLL 조정 Φ_{PLL_Adj}와 반송파 주파수 f_carrier와 식 1의 표현으로 연관된다.

Φ_{PLL_Adj} 적용으로 모든 디지타이저 IC의 공통 송신 기준선이 매 전원 사이클마다 확립된다(그림 2). 빈 원은 첫 번째 사이클을, 실선 점은 후속 사이클을 나타내며, 열적 구배 변화에도 불구하고 첫 번째와 두 번째 채널라이저의 보정된 송신 위상 오프셋이 정렬된 상태를 유지함을 보여준다.

그림 3은 플랫폼 전반의 온도 변화(서로 다른 팬 에어플로우로 유도)가 효과적으로 보상됨을 보여준다. 위쪽 플롯에서 동일한 색상 점들의 밀집된 클러스터링은 PLL 조정 후 열적 구배에 관계없이 결정론적 수신 및 송신 위상 오프셋을 확인시킨다. 오른쪽 아래의 폴링된 레지스터 값들은 SYSREF-LEMC 위상 관계가 중립화되었음을 확인한다.

다양한 RF 주파수로 테스트하여 MCS와 PLL 접근법의 견고성을 확인했다. 그림 4는 사용된 주파수들을 나열하며, 레퍼런스 클럭과 LEMC의 정수배 및 비정수배를 모두 커버하도록 선택되었다.

다중 서브어레이로의 확장성

제시된 데이터가 서브어레이 레벨 성능에 초점을 맞추지만, 같은 원리가 전체 어레이로 확장된다. 어레이 레벨 클럭 트리가 SYSREF 요청과 베이스밴드 처리(BBP) 클럭을 각 서브어레이에 단일 샘플 클럭 주기 내에 분배한다. 각 서브어레이는 자사의 디지타이저들에 필요한 SYSREF와 BBP 클럭을 생성하여 전체 시스템에 걸친 전역 동기화를 보장한다.

시스템 레벨 캘리브레이션 알고리즘

MCS가 채널별 결정론적 위상을 제공하지만, RF 프론트엔드의 트레이스 길이 변동은 여전히 채널 간 오프셋을 유발할 수 있다. 이를 해결하기 위해 각 채널라이저에 베이스밴드 파형을 주입하는 독립적인 캘리브레이션 루틴을 구현했다.

파형은 송신 채널라이저당 단일 주기 펄스로 구성된다(그림 5). 펄스들은 한 번에 하나의 펄스만 방출되도록 엇갈리게 배치되며, 결합된 신호가 모든 수신 채널로 라우팅된다. 동시 캡처로 16개 수신 채널 각각에 대한 4096×16 샘플 매트릭스를 얻는다.

수직 분석으로 Rx0 열에서 Tx0의 펄스를 식별하고, 후속 펄스들을 그에 맞게 위치시킨다. 각 펄스 상승 에지의 복소 위상을 계산해 1×16 벡터에 저장한다. Tx0을 레퍼런스로 모든 송신 NCO 위상을 조정해 일치시킨다.

매트릭스 가로 분석으로 Rx0 대비 수신 채널 위상들을 결정한다. 결과 1×16 벡터로 수신 NCO들을 업데이트하여 서브어레이 전반의 위상 정렬을 달성한다(그림 6). 진폭 정렬은 본질적이지 않지만, 온칩 FIR 필터가 과도한 FPGA 리소스 없이 진폭 불일치를 보정할 수 있다.

MATLAB®로 구현된 이 루틴은 약 3초 만에 완료된다. HDL 구현이면 시간을 더 단축하면서도 독립적으로 유지된다. 시스템 주파수와 진폭이 부팅 시 알려지면, 공장 캘리브레이션 중 생성된 룩업 테이블에서 위상 오프셋을 로드하여 반복 측정이 필요 없게 할 수 있다.

결론

이 기사는 4개의 아나로그디바이스 AD9081 MxFET® IC, 열 보상용 ADF4371 PLL, JESD204C 분배용 HMC7043 클럭 IC를 사용한 완전한 MCS 워크플로를 시연한다. MCS는 부팅 시 캘리브레이션을 단순화하고 여러 주파수와 열 조건에서 결정론적 위상을 제공한다. 동반 캘리브레이션 알고리즘이 룩업 테이블을 채워 시스템 시작 시간을 극적으로 단축한다. 이 솔루션(Quad-MxFE 플랫폼으로 알려짐)은 위상 배열 레이더, 전자전, 계측, 5G 기지국에 이상적이다.

참고문헌

• Del Jones. "JESD204C Primer: What's New and In It for You—Part 1." Analog Dialogue, Vol. 53, No. 2, 2019년 6월.
• Del Jones. "JESD204C Primer: What's New and In It for You—Part 2." Analog Dialogue, Vol. 53, No. 3, 2019년 7월.