비동기 리셋 동기화 및 배포 – ASIC 및 FPGA

비동기식 리셋과 동기식 로직 클록 간의 조정 부족은 전원 공급 시 간헐적인 오류로 이어집니다. 이 일련의 기사에서는 비동기식 재설정의 요구 사항과 과제에 대해 논의하고 ASIC 대 FPGA 설계를 위한 고급 솔루션을 살펴봅니다.

비동기식 리셋은 일반적으로 전원이 켜진 후 동기식 회로를 알려진 상태로 만들기 위해 VLSI 설계에 사용됩니다. 비동기식 리셋 해제 동작은 리셋과 클럭 간의 가능한 경합으로 인한 동기화 실패를 제거하기 위해 동기식 로직 클럭 신호와 조정되어야 합니다. 이러한 조정이 부족하면 전원을 켤 때 간헐적인 오류가 발생합니다. 큰 다중 클록 도메인 설계를 고려할 때 문제가 악화됩니다. 동기화 문제 외에도 수백만 개의 플립플롭에 대한 비동기식 재설정을 배포하는 것은 어렵습니다. CTS(Clock Tree Synthesis)와 유사한 기술이 필요하고 유사한 영역 및 라우팅 리소스가 필요합니다.

동기화 및 배포 문제에 초점을 맞춰 비동기식 재설정의 요구 사항과 과제를 검토합니다. 재설정 동기화(재설정 트리 소스 동기화) 및 배포(재설정 트리 합성)에 대한 기존 솔루션의 단점에 대해 설명합니다. 보다 빠르고 간단한 타이밍 수렴과 보다 안정적인 재설정 동기화 및 배포를 위한 고급 솔루션이 제공됩니다. ASIC 대 FPGA 설계에 대한 다양한 접근 방식이 자세히 설명되어 있습니다.

1부에서는 비동기식 재설정과 관련된 문제를 설명하고 이러한 문제를 해결하기 위한 접근 방식을 간략하게 설명합니다. 2부(이 기사)에서는 ASIC 및 FPGA에서 올바른 비동기식 재설정을 위한 추가 솔루션에 대해 설명합니다. 일부 유용한 특수 사례는 3부에서 설명합니다.

2. 비동기식 리셋 타이밍 컨버전스 기술

1부에서 논의된 주요 문제 중 하나는 특히 짧은 클록 주기가 사용되는 경우 대규모 설계(대기 시간이 긴 재설정 배포 네트워크 포함)에 대한 재설정 릴리스의 복잡성이었습니다. 표준 STA 최적화를 기반으로 한 타이밍 수렴은 고가의 설계로 이어지며 경우에 따라 불가능하기도 합니다. 여기에서는 이 타이밍 문제를 완화하는 두 가지 기술에 대해 설명합니다. 두 기술 모두 ASIC 및 FPGA 설계에 적용할 수 있습니다.

2.1. 비동기식 재설정 파이프라인

비동기식 재설정 릴리스의 타이밍 문제를 처리하는 한 가지 방법은 보다 완화된 타이밍을 위해 재설정 릴리스 대기 시간을 절충하는 것입니다. 이것은 다음과 같은 방법으로 재설정 트리를 파이프라이닝하여 달성할 수 있습니다. 각 싱크로나이저 다음에 추가 비동기식 플립플롭 스테이지 P1이 리셋 라인에 포함됩니다(그림 6a). 플립플롭의 SET 및 D 입력은 모두 리셋 동기화 장치에서 나오는 활성 하이 리셋 RSTO에 연결됩니다. RSTO 릴리스에서 설정 및 유지 조건은 일반 동기 경로로 제한되므로 P1 D 및 SET 입력에 대해 충족됩니다.

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그림 6:파이프라이닝을 사용한 비동기식 재설정(출처:vSync Circuits)

새로운 체계의 기능적 작동은 리셋 릴리스에 대한 추가 단일 주기 대기 시간을 제외하고 1부(그림 3d)에서 설명한 일반 체계와 유사합니다. 이 기술로 인해 발생하는 더 높은 재설정 대기 시간은 전원을 켤 때마다 한 번만 발생하므로 일반적으로 대부분의 애플리케이션에서 허용됩니다.

이 기술의 보완적인 부분은 설계 제약 조건을 다룹니다. 동기화 장치 플립플롭은 Part 1에서 설명한 대로 재수렴 경로 문제를 방지하기 위해 복제에 대해 제한되어야 하지만 파이프라인 단계 P1에는 MAX_FANOUT 제한이 적용됩니다. 최대 팬아웃 제약의 예는 그림 6b에 나와 있습니다. P1 플립플롭은 자동으로 합성 도구에 의해 복제되어 재설정 배포를 위한 4개의 하위 네트워크를 생성합니다. 각 하위 네트워크는 원래 네트워크보다 대기 시간이 낮아 재설정 릴리스에 대한 타이밍 요구 사항을 충족합니다. 또한 리셋 싱크로나이저의 출력은 8개의 팬아웃을 쉽게 충족합니다.

이 비동기식 재설정 파이프라이닝 기술은 모든 설계 크기에 대해 확장 가능하며 합성 도구가 P1 단계를 자동으로 복제하여 중간 대기 시간 재설정 서브넷 경계를 유지하므로 설계가 변경될 때 변경할 필요가 없습니다. 싱크로나이저 출력을 위한 복제된 P1 스테이지 팬아웃은 일반적으로 작고 타이밍 위반을 일으키지 않습니다. 그러나 단일 파이프라인 단계가 타이밍 수렴으로 이어지지 않으면 추가 파이프라인 단계 P2 – PN이 포함되고 다른 MAX_FANOUT 제약 조건으로 제약될 수 있습니다.

실제 설계에 적용된 이 기술의 예는 그림 7에 나와 있습니다. PORT6이라는 P1 스테이지 레지스터는 MAX_FANOUT 제약 조건을 충족하기 위해 합성 도구 [6]에 의해 자동으로 약 40번 복제되었습니다. 40개의 서브넷 각각은 로컬 팬아웃 타이밍을 충족했습니다.

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그림 7:비동기식 재설정 파이프라이닝의 예(출처:vSync Circuits)