최근 논문은 탄소 나노튜브 확장성, 통합 혁신에 대해 자세히 설명합니다.

탄소 나노튜브(CNT)는 두께가 1나노미터에 불과한 실리콘에 비해 우수한 전기 전도체이기 때문에 반도체 산업에 매력적입니다. 그렇다면 메인프레임에서 모바일 장치에 이르기까지 모든 것에 CNT 칩이 아직 없는 이유는 무엇입니까? 트랜지스터의 확장성과 대규모 통합은 여전히 ​​큰 과제입니다. 하지만 제 동료와 제가 최근에 Science에 발표한 두 개의 논문 및 자연 나노기술 CNT 칩 현실에 중요한 이 두 가지 영역에서 유망한 돌파구를 보여줍니다.

나노스케일의 발자국 달성 팁

첫 번째:스케일링. 우리는 3D FinFET 실리콘 칩이 7나노미터에서 전력 및 성능 한계에 도달할 수 있다는 것을 알고 있습니다. 그리고 최근 발표된 5nm 실리콘 나노시트 트랜지스터가 다음 노드에서 규모, 전력 및 성능을 향상시키는 동시에 한계도 알고 있습니다.

트랜지스터 그 문 이상이다. 소스, 드레인 및 스페이서는 모두 총 설치 공간을 합산합니다. 사진:40nm 풋프린트의 CNT 트랜지스터. (Science에 게재된 "40나노미터 풋프린트로 확장된 탄소 나노튜브 트랜지스터"의 그림 1B)

과학에서 "40나노미터 풋프린트로 확장된 탄소 나노튜브 트랜지스터"라는 논문에서 우리는 트랜지스터가 40nm 풋프린트에 도달한다는 ITRS(International Technology Roadmap for Semiconductors) 목표에 따라 전체 CNT 트랜지스터를 확장했습니다. 참고로 오늘날의 최고급 14nm 트랜지스터는 실제로 칩 공간의 약 90nm를 차지합니다.

CNT 트랜지스터는 본질적으로 두께가 1.2nm에 불과하기 때문에 실리콘보다 더 확장할 수 있습니다. 이 얇음 게이트의 더 나은 정전기 제어를 제공하고 전류 누출을 최소화하는 데 도움이 되기 때문에 게이트 길이를 10nm로 줄이는 도미노 효과가 있습니다. 또한 전자는 실리콘보다 CNT에서 더 빠르게 이동하여 장치 성능을 향상시킵니다.

그러나 우리는 CNT를 소스와 드레인에 연결하는 새로운 방법이 필요했습니다(그림). 우리는 이러한 10nm 요소를 제조 가능한 온도에서 함께 "구울" 수 있는 완벽한 재료 조합을 찾아야 했습니다. 소스-CNT와 드레인-CNT 사이의 이전 작업 끝 본딩 접점은 약 850°C에서 너무 높은 처리 온도가 필요하여 채널이 60-100nm보다 짧을 수 없었습니다. 요소 사이의 배선을 코발트-몰리브덴 합금으로 전환하면 온도가 수용 가능한 650°C까지 효과적으로 낮아져 거리가 10nm까지 줄어들었습니다.

이 논문의 주 저자인 Dr. Qing Cao와 팀의 다른 동료들은 이 새로 달성된 풋프린트에서 CNT 트랜지스터가 오늘날의 트랜지스터 표준에 필적하는 수준의 성능을 달성할 수 있음을 입증했습니다.

CNT 요소가 링 오실레이터에서 결합

이러한 극도로 확장된 단일 트랜지스터를 시연하는 것은 덜 제조 가능한 프로세스 흐름에서도 실제 CNT 기술에 대한 통합 문제를 해결하려는 동기를 부여했습니다. 그리고 지난 5년 동안 우리 팀은 CNT 기술의 개별 요소를 개발해 왔습니다. 다양한 기술을 사용하여 반도체 CNT를 분리하고, CNT를 웨이퍼에서 "자가 조립"하고, 신뢰할 수 있는 n-채널 CNT 전계 효과 트랜지스터 또는 "FET"(일반적으로 접촉 금속 산화로 인해 빠르게 저하됨)를 제조하는 방법을 알고 있습니다.

모든 요소는 기능적인 링 발진기에서 동시에 작동해야 합니다. . 사진:5단계 CNT 링 발진기와 CNT 배치 트렌치의 평면도 주사 전자 현미경 이미지. (Nature Nanotechnology에 게재된 "용액 처리된 자가 조립 탄소 나노튜브를 사용한 고속 논리 집적 회로"의 그림 1B)

파괴적인 초기 단계 기술을 개발할 때의 도전은 한 문제를 해결하는 데 사용되는 일부 기술이 결국 장치와 회로의 다른 요소를 파괴할 수 있다는 것입니다. 이것이 CNT를 사용하는 것과 같은 모든 나노 기술 기반 데모가 매우 낮은 통합 수준으로 제한되는 근본적인 이유입니다. 그리고 이를 실제적으로 사용할 수 있는지에 대한 의구심을 불러일으키기도 합니다.

그러나 우리는 Nature Nanotechnology에서 이러한 통합 문제를 해결하는 데 중요한 한 걸음을 내디뎠습니다. 논문 "고속 논리 집적 회로 솔루션 처리된 자체 조립 탄소 나노튜브"에서는 모든 논리 기술에서 표준 벤치마크 회로인 CMOS 링 발진기를 만들기 위해 모든 조각을 함께 결합하는 방법을 보여줍니다.

Jianshi Tang 박사와 제 다른 팀원들은 CNT를 정제하고 함께 배치하기 위해 이전에 개발한 방법을 결합했지만(개별적으로 용액에 떠다니는 펜네 파스타처럼 보입니다) n-FET 채널을 보호하기 위해 측벽 산화물을 추가하여 한 가지 핵심 조정을 했습니다. (측벽은 3배 더 높은 수율을 가져왔고 링 오실레이터의 모든 요소가 동시에 작동해야 하는 요구 사항이 충족되도록 함).

이 문서(위 그림 참조)에 설명된 기능적인 5단계 CMOS 링 발진기는 이미 1V(산업 표준)에서 작동할 수 있습니다. 채널의 낮은 CNT 밀도(같은 그림에서 6개의 CNT를 볼 수 있음)와 완화된 매개변수에도 불구하고 스테이지 스위칭 주파수는 2.8GHz(355피코초)에 도달합니다. 이는 나노 기술 기반 데모에서 GHz 장벽을 깨는 첫 번째 예입니다. 마이크로미터당 100개 이상의 CNT 밀도와 적절하게 조정된 장치 치수를 통해 오늘날의 실리콘 칩보다 훨씬 더 빠른 피코초 미만의 단계 지연을 달성할 수 있을 것으로 예상됩니다.

우리가 종이에 쓴 대로:

CMOS 링 발진기는 기술의 성숙도를 직접 반영하기 때문에 이 유망한 물질을 실제 기술로 전환하는 중요한 문제가 활발히 해결되고 있다는 것은 오랫동안 기다려온 증거입니다.

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