단락 보호 - 알아야 할 사항

PCB 오류는 여러 가지 이유로 요소 간의 전기적 연결에서 발생할 수 있습니다. 예를 들어, PCB의 작동 속도가 급격히 증가하여 PCB 레이아웃이 더 복잡해지고 회로가 더 조밀해졌습니다. 그 결과 PCB 제조사들에게 큰 문제로 여겨지는 많은 제조 문제가 발생했습니다.

이 기사에서는 PCB 오류의 일반적인 이유, PCB 회로 설계의 단락 보호에 대해 설명하고 둘 다 피합니다. 또한 PCB 회로 설계에서 단락을 방지하는 방법과 설계자가 PCB 단락 보호 가능성을 줄이는 방법에 대한 간략한 가이드를 제시합니다.

1. 인쇄 회로 기판 오류의 일반적인 이유

1.1 단락 보호 – 번트 회로 기판

생산 단계에서 PCB는 일반적으로 고온 적용과 관련된 다양한 제조 단계를 거칩니다. 회로의 전자 부품에 심각한 손상을 줄 수 있으므로 PCB를 극한의 온도에 노출시키지 않는 것이 중요합니다. PCB에 통합된 각 전자 부품에는 타지 않고 견딜 수 있는 특정 온도가 있습니다. 이러한 구성 요소는 조절되지 않은 온도로 인해 손상되기 쉽습니다. 명심해야 할 또 다른 사항은 과열로 인한 연소를 방지하기 위해 각 구성 요소 주위에 충분한 공간이 있어야 한다는 것입니다.

1.2 단락 보호 – 잘못 제조된 부품

제한된 시간 내에 압도적인 양의 마이크로 전자 부품을 생산해야 하는 필요성으로 인해 PCB 부품의 높은 신뢰성을 보장하는 것이 어려워졌습니다. PCB의 명백한 제조 결함은 연결 실패, 잔류 플럭스 및 잘못된 납땜이며, 이는 나중에 문제의 성가신 원인이 될 수 있습니다. 이로 인해 PCB 제조업체는 고품질 최종 제품을 보장하기 위해 검증 기술을 높이는 것 외에는 선택의 여지가 없습니다.

1.3 단락 보호 - 환경 요인

앞서 언급했듯이 PCB에는 일반적으로 크기가 작은 전자 부품이 포함되어 있습니다. 또한 이러한 전자 부품(예:IC)은 주변 환경에 민감하고 온도, 습도 및 먼지 수준의 예상치 못한 변화에 취약합니다. 예를 들어, 예상치 못한 온도 변화로 인해 PCB 보드와 납땜된 조인트가 래핑될 수 있습니다. 먼지가 너무 많으면 PCB가 적절하게 냉각되지 않아 과열 문제가 발생합니다.

1.4 단락 보호 —도금 보이드

강력한 고속 제품을 구현하기 위해 PCB 제조업체는 많은 구성 요소가 있는 다층 PCB를 사용하는 것을 선호합니다. 다층 PCB는 전자 시스템에서 중요한 역할을 합니다. 여러 PCB가 함께 결합된 것으로 생각할 수 있습니다. 일반적으로 PTH(도금 관통 구멍)와 매립/블라인드 비아를 통해 PCB의 다층을 상호 연결합니다. 불행히도 PTH의 침투는 일반적으로 블라인드 비아 및 매립보다 높기 때문에 빠르게 실패할 수 있습니다. PTH의 상태와 정확도는 의심할 여지 없이 PCB의 신뢰성, 심지어 전체 최종 제품의 성능에 영향을 미칩니다.

1.5 단락 보호 —패드 사이에 솔더 마스크 누락

다른 전도성 물질과 우발적으로 접촉하지 않도록 PCB의 구리 트레이스를 절연하는 것이 중요합니다. 따라서 일반적으로 PCB의 구리층 위에 납땜층(마스크)을 형성하여 절연층 역할을 합니다. 이 절연층은 부식을 방지하고 다른 환경 변화로부터 보드를 보호하는 데에도 유용합니다. 패드란 PCB 부품이 부착되는 솔더링 보드로 덮이지 않은 금속 공간을 의미합니다. 솔더링 절연 마스크가 패드 사이에 없어 핀 사이에 솔더 브리지가 생길 수 있습니다. 이로 인해 발생하는 일반적인 문제 중 하나는 단락 및 부식의 형성입니다.

2. 단락 보호 – 인쇄 회로 기판 오류를 방지하는 방법

드릴링 후 보드를 적절하게 청소하여 오염으로 인한 PCB 결함을 피할 수 있습니다. 또한 제조업체에서 권장하는 드릴링 규정을 따르면 드릴링 실패를 방지할 수 있습니다. 경험이 풍부한 PCB 회사와 거래하면 이 두 가지 문제를 모두 방지할 수 있습니다. 솔더 마스크를 형성하는 과정에서 얇은 구리 쐐기가 나타날 수 있습니다. 이는 일반적으로 DFM 테스트에서 발견되며 각 섹션의 너비가 최소인지 확인하여 방지할 수 있습니다.

여러 레이어가 있는 복잡한 PCB 제품의 경우 사용 중인 보드 유형에 대해 허용되는 표준을 따라 레이어가 올바르게 정렬되었는지 확인해야 합니다. 그렇게 하지 않으면 제품 기능에 영향을 미치는 개방 및 단락 회로가 발생하기 때문입니다.

3. PCB 회로 설계의 단락 보호

단락이라는 용어는 전류가 저항이 거의 0인 의도하지 않은 경로를 통과하여 과도한 회로의 전류 흐름. PCB에서 두 개의 도체가 의도하지 않게 연결되면 단락이 발생하여 관련 없는 신호가 혼합되거나 더 심각한 경우 연결이 손상됩니다.

두 개의 두꺼운 전선 사이에 단락이 있는 경우 육안으로 단락을 식별할 수 있습니다. 그러나 많은 경우 특히 전선이 너무 작은 경우 단락을 식별하기가 어렵습니다. 기계로 생산된 PCB에서 와이어는 매우 작기 때문에 단락 오류를 감지하려면 보다 고급 기술을 사용해야 합니다.

4. PCB 회로 설계에서 방지하는 방법

불행히도 기계 생산 PCB에서 단락을 감지하는 것은 제조업체에게 큰 골칫거리가 될 수 있습니다. 시간이 많이 걸리고 조립된 전체 PCB 보드보다 비용이 많이 들 수 있습니다! 단락은 발생 확률이 0이 될 수 없는 일종의 문제입니다.

즉, 피할 수는 없지만 발생 가능성을 줄이기 위해 예방 관행을 사용할 수 있습니다. 단락 결함을 감지하기 위해 X선 검사 방법을 사용할 수 있습니다. 그러나 이러한 테스트 방법은 시간이 오래 걸리므로 프로덕션 테스트에 사용되지 않을 수 있습니다. 또한, 솔더볼의 형태에 변화가 발생하더라도 로직 신호가 예상대로 전파될 수 있습니다.

따라서 테스트에서 약간의 과잉이 발생할 수 있습니다. 단락은 잘못된 논리 신호를 생성할 수 있으므로 경계 스캔 검사 방법을 사용할 수도 있습니다. 그러나 잘못된 영향을 추정하기는 어렵습니다. 따라서 이러한 결함을 탐지하기 위해 테스트 방법을 사용하더라도 탐지되지 않을 수 있습니다. 또한 연결된 리드를 찾기 어려울 수 있습니다.

반면에 생산 후 전기 테스트는 단락을 감지하는 가장 좋은 검사 방법 중 하나입니다. 단락을 식별할 뿐만 아니라 설계에서 비롯된 오류도 나타냅니다. 이러한 종류의 테스트는 일반적으로 비행 탐사선을 사용하여 수행됩니다.

PCB 테스트 방법에는 100% 정확도가 없으며 단락이 테스트 절차를 벗어날 수 있다는 점을 항상 염두에 두어야 합니다. 그러나 PCB 테스트는 항상 유익하며 손상된 PCB가 조립되어 고급 단계로 보내지는 것을 방지합니다.

정상적인 절차는 PCB가 전기 테스트에 실패할 때 환급을 보장하는 환급 정책을 제조업체와 체결하도록 보장합니다.

5. 설계자는 PCB 단락 보호 가능성을 어떻게 줄일 수 있습니까?

일반적으로 단락 결함으로 인한 PCB 고장은 PCB 생산 공정의 결함이라고 가정할 수 있습니다. 그러나 설계자는 이러한 결함의 가능성을 줄이기 위해 예방 설계 절차를 따를 수 있습니다.

수많은 구성 요소를 포함하여 정교한 PCB 설계에서 단락이 발생할 가능성이 가장 큽니다. 결과적으로 구리 연결부와 패드 사이에 더 큰 공간을 허용하는 것이 이러한 예방 조치 중 하나이지만 설계 제약으로 인해 불가능한 경우가 있습니다.

설계자는 고급 설계 소프트웨어를 사용하여 설계 프로세스를 완료하고 제조를 위해 보내기로 결정하기 전에 여유 공간 규칙을 설정하고 최소 허용 공간을 수정할 수 있습니다.

결론

PCB 설계 및 생산 절차의 밀도는 PCB 결함이 발생할 가능성이 많다는 것을 의미합니다. 이러한 문제 중 일부는 최종 PCB의 기능에 해로운 영향을 줄 수 있는 구성 요소 간의 간격 또는 간격이 적절하지 않은 것과 같은 설계 실수로 인해 발생합니다. 다른 것들은 드릴링 결함이나 과도한 에칭과 같은 생산 공정의 실수로 인해 발생할 수 있으며, 이는 매우 비용이 많이 들고 시간이 많이 소요되는 치명적일 수 있습니다.

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