ADC 코드 에러율 마스터하기: 알아야 할 핵심 사항

고속 아날로그-디지털 컨버터(ADC)의 샘플링 레이트가 증가함에 따라 ADC 출력 데이터의 코드 에러(스파클 코드라고도 함) 문제도 커지고 있습니다. 코드 에러는 ADC의 출력 코드에서 정의된 임계값을 초과하는 에러로 정의됩니다. 임계값은 흔히 에러가 ADC 노이즈의 예상 진폭을 넘어 노이즈 속에서 쉽게 식별될 수 있는 수준으로 정의됩니다.

이 에러 임계값 정의를 다른 방식으로 설명하면, 에러 진폭이 ADC의 가우시안 분포 노이즈를 가정했을 때 해당 진폭의 예상 확률을 초과하는 확률로 발생한다는 것입니다. Fig. 1은 ADC 출력 샘플에서 발견된 코드 에러 예시를 보여줍니다. 잘못된 샘플은 이상적인 사인파 피팅과 비교할 때 명확히 보이며, 플롯의 다른 샘플 노이즈를 훨씬 초과합니다.

Fig. 1: 코드 에러가 있는 ADC 출력 예시.

ADC의 코드 에러율(CER)은 워드 에러율(WER) 또는 메타스태빌리티 에러율이라고도 하며, 샘플당 평균 에러 수로 정의되고 연속된 에러 사이의 평균 샘플 수를 세어 측정합니다. 주로 10^–12 에러/샘플 같은 크기 순서로 표현됩니다. 따라서 평균 에러 간격은 컨버터의 샘플링 레이트에 따라 달라집니다. 측정된 CER은 ADC가 CER 측정 시의 샘플링 레이트로 실행될 때만 정확합니다. 일반적으로 샘플링 레이트를 낮추면 CER이 몇 자릿수 개선됩니다.

코드 에러가 어디서 오는지 살펴보며 샘플링 레이트가 주요 요인인 이유를 알아봅시다.

ADC를 스파클하게 만드는 원인은?
파이프라인 플래시 ADC나 연속 근사 레지스터(SAR) ADC 같은 다단계 ADC 아키텍처는 샘플링된 전압을 디지털 비트로 단계적으로 변환하며, 각 후속 단계는 이전 단계 결과에 의존합니다. Fig. 2에 나타난 기본 파이프라인 플래시 고속 ADC를 고려해 봅시다. 이 단순화된 ADC는 두 변환 단계를 보여주며, 각 후속 단계가 입력 신호를 더 미세하게 추정하는 디지털 코드를 생성합니다.

표시된 ADC의 동작은 다음과 같습니다:

• 첫 번째 단계가 입력 전압을 샘플링하고 1단계 ADC인 플래시 ADC로 아날로그 입력 신호를 조잡하게 디지털 코드로 변환합니다. 이 단계의 플래시 ADC는 메인 기준 전압(V_REF)에서 생성된 정적 기준 전압들과 샘플링된 전압을 고속 비교기로 비교하여 작동합니다. 플래시 비교기 출력은 입력 전압을 나타내는 서모미터 인코딩된 디지털 샘플입니다.

• 변환된 서모미터 코드는 그대로 1단계 DAC로 보내집니다. 이 DAC는 조잡하게 변환된 샘플에 해당하는 아날로그 전압을 출력합니다.

• 원본 입력 전압에서 1단계 DAC 출력을 빼면 양자화 에러 전압 또는 잔여 전압(V_RES)이 생깁니다. 잔여 전압은 증폭되어 2단계용으로 재샘플링(파이프라인)됩니다.

• 2단계 ADC가 V_RES를 양자화하여 원래 아날로그 입력 전압의 더 정확한(고해상도) 추정치를 얻습니다.

Fig. 2: 파이프라인 플래시 ADC 아키텍처 블록 다이어그램 예시.

V_RES 생성 과정은 고속 결정 루프를 만듭니다. 한 샘플링 클럭 주기 내에 샘플링된 전압이 1단계 ADC에서 디지털 코드로 변환되어야 합니다. 디지털 코드는 1단계 DAC에서 출력되고, 원본 입력 전압에서 빼진 뒤 2단계에서 재샘플링되어야 합니다. 이 고속 결정 루프는 플래시 ADC의 비교기가 V_REF와의 차이에 따라 달라지는 세틀링 타임을 가지기 때문에 코드 에러를 유발합니다.

더 단순하게, 입력 전압(V_CAP1)이 비교기의 기준 전압(예: 7*V_REF/8)에 무한히 가까우면 비교기는 선형 영역에서 동작하므로 이론적으로 결코 세틀링되지 않습니다.

노이즈가 이를 방지하지만, 비교기가 제때 세틀링하지 못하면 1단계 DAC가 잘못된 디지털 코드를 사용해 양자화된 아날로그 전압을 출력할 수 있습니다. 결과적으로 1단계 ADC의 실제 디지털 출력 코드와 일치하지 않는 V_RES가 생성됩니다. 2단계 ADC가 잘못된 V_RES를 변환하면 코드 에러가 발생합니다.

CER에 영향을 주는 요소
이제 CER에 영향을 주는 요소에 대해 결론을 내릴 충분한 세부 사항을 갖췄습니다. CER은 분명히 샘플링 레이트에 의존합니다. 더 빠른 샘플링 레이트는 결정 루프가 결정을 내릴 시간을 줄입니다. 결정 내릴 시간이 줄어들면 비교기가 제때 세틀링하지 못할 확률이 기하급수적으로 증가합니다.

—Matt Guibord는 텍사스 인스트루먼트의 고속 컨버터 시스템 엔지니어입니다.