V/SiOx/AlOy/p++Si 소자의 선택기 및 메모리 이중 기능

결과 및 토론

그림 1a는 V/SiO_{x의 개략적인 구조를 보여줍니다.} /AlO_y /p ⁺⁺ 시디바이스. 3개의 비정질 V, SiO_x , 및 AlO_y 그림 1b와 같이 투과전자현미경(TEM) 단면 이미지로 단결정 Si층과 단결정층을 관찰할 수 있습니다. SiO_{x의 두께} 및 AlO_y 레이어는 각각 5.5 및 1.5nm입니다. 두 유전체 필름의 조성비를 확인하기 위해 XPS 분석을 수행했습니다(추가 파일 1). x SiO_{x의 값} 그리고 y AlO_{y의 값} 각각 0.88과 1.33이다. 우리의 SiO_x SiO₂와 비교하여 PECVD를 사용한 필름 건식 산화를 사용하여 증착된 것은 훨씬 더 낮은 온도에서 증착되고 훨씬 더 많은 결함을 가지므로 상대적으로 더 낮은 전압에서 저항성 스위칭에 적합합니다. 그림 2a는 V/SiO_{x의 일반적인 임계값 스위칭을 보여줍니다.} /AlO_y /p ⁺⁺ 시디바이스. 포지티브 포밍 프로세스를 통한 초기 스위칭은 유전층이 초기에 결함이 더 작기 때문에 후속 임계값 스위칭보다 더 높은 전압이 필요합니다. 1μA의 CCL이 SiO_{x에서 과도한 전도성 필라멘트 형성을 방지하기 위해 장치에 적용됩니다.} 층. 누설 전류는 이전에 보고된 VO_{x 임계값 전환과 비교하여 매우 낮습니다(1V에서 100pA).} . 이 이점은 Al₂에 기인합니다. O₃ SiO₂에 비해 유전율과 열전도율이 더 높음 . Off 상태는 필라멘트가 쉽게 파열되어 남은 필라멘트가 없기 때문에 절연성이 있습니다. 임계값 전환을 위한 가능한 메커니즘은 SiO_{x에서 공급된 산소로부터 VTE가 산화되는 것입니다.} 그림 2b와 같이 포지티브 성형 공정 중 층. VO_{x의 전기적 특성} V TE와 SiO_{x 사이} 층이 절연 상태에서 금속 상태로 변화하여 급격한 저항 변화를 일으킬 수 있습니다. 1μA의 낮은 CCL은 SiO_{x 내부에 효율적인 전도성 필라멘트를 생성하기에 충분하지 않습니다.} 영화. 따라서 SiO_x 절연 특성이 있는 것은 오프 전류를 줄이는 또 다른 원인이 될 수 있습니다. V/SiOx의 네거티브 성형 공정용 /AlO_y /p ⁺⁺ Si 기기, 임계값 전환이 관찰되지 않습니다(추가 파일 1 참조). V TE에 음의 바이어스가 인가되면 산화물의 움직임이 Si BE 쪽으로 이동하므로 V TE는 더 이상 VO_{x로 임계값 전환에 참여할 수 없습니다.} . 그림 2a의 삽입은 임계 전압(V_th ) 및 홀드 전압(V_hold ) 100주기 동안 V_번째 거의 무한대에 가까운 기울기로 전류가 급격히 증가하는 곳은 1.08~1.82V이며 V_hold입니다. 이 시점에서 고저항 상태로의 전류 반환은 0.12~0.54V 사이입니다. 그림 2c는 다양한 온도에서 온 전류의 I-V 특성을 보여줍니다. 25°C 및 55°C에서는 거의 유사한 임계값 전환을 나타내지만 85°C의 더 높은 온도에서 I-V 곡선은 임계값 전환 속성을 잃습니다. VO_{x는 잘 알려져 있습니다.} 고온에서 MIT를 잃습니다. 따라서 이 결과는 VO_x 임계값 전환의 주요 원인입니다. 그림 2d는 임계값 전환의 과도 특성을 보여줍니다. 진폭이 1V인 펄스는 폭이 1μs인 펄스를 쓰기 전후의 읽기 전류를 모니터링했습니다. 높은 진폭의 펄스를 소자에 인가하면서 고전류를 모니터링한 후, V/SiO_x /AlO_y /p ⁺⁺ Si 소자는 쓰기 펄스가 제거된 직후 전류를 차단했습니다. 위에서 분석한 선택기 속성은 1μA 미만의 메모리 요소 작동과 결합할 때 사용할 수 있습니다[55, 56].

V/SiO_{x의 장치 구성} /AlO_y /p ⁺⁺ 시. 아 개략도 및 b TEM 이미지

V/SiO_x의 단방향 임계값 스위칭 /AlO_y /p ⁺⁺ 1μA의 CCL로 포지티브 성형이 적용될 때의 Si입니다. 아 일반적인 I-V 곡선. ㄴ 성형 공정의 개략도. ㄷ 온도 의존성에 따른 I-V 특성. d 과도 특성

그림 3a는 V/SiO_{x의 바이폴라 저항성 스위칭을 보여줍니다.} /AlO_y /p ⁺⁺ 100μA의 CCL로 포지티브 성형 후 Si 소자. 그 다음, 음의 전압을 스위핑하여 저항이 급격히 증가하는 리셋 프로세스를 수행하고 장치를 HRS(고저항 상태)로 전환합니다. 그런 다음 저항이 급격히 감소하는 설정 프로세스가 양의 바이어스 전압에서 발생하여 장치가 LRS(저저항 상태)로 되돌아갑니다. 전도성 필라멘트의 특성을 이해하기 위해 정규화된 전도도와 온도 의존성을 관찰합니다. LRS의 전도는 전도 필라멘트의 특성을 간접적으로 알려주는 중요한 지침입니다. 그림 3b는 정규화된 컨덕턴스(G_N ) 이는 동적 전도도(G_d)로 정의됩니다. ) 정적 전도도(G₀)로 나눕니다. ) V/SiOx의 I–V 곡선용 /AlO_y /p ⁺⁺ 온도가 다른 LRS의 Si 소자. 온도에 관계없이 G_N 전압이 0일 때 값은 1로 수렴합니다. 이를 통해 Schottky emission, Fowler-Nordheim 터널링 및 Child의 법칙과 같은 잘 알려진 전도 메커니즘을 배제할 수 있습니다(I~V ² ) 공간 전하 제한 전류(SCLC)에서. 금속 오믹 전도도 그림 3c와 같이 온도 의존성을 고려하여 배제할 수 있습니다. 온도가 증가함에 따라 저항이 감소하는 것은 전도성 필라멘트가 반도체 특성을 가지고 있음을 시사합니다. 따라서 V가 SiO_{x로 침투하는 것을 배제할 수 있습니다.} V/SiOx의 주 전도성 필라멘트용 층 /AlO_y /p ⁺⁺ LRS의 Si 장치. 따라서 V/SiOx의 바이폴라 메모리 동작은 /AlO_y /p ⁺⁺ Si 디바이스는 SiO_{x의 고유 스위칭에 의해 지배됩니다.} . 또한 양의 전류와 음의 전류가 크게 다르지 않은 것으로 확인되어 쇼트키 발광과 같은 계면형보다는 벌크 전도가 지배적임을 알 수 있다. 위에서 언급한 정규화된 컨덕턴스를 고려하면 두 가지 가능한 벌크 우성 전도 메커니즘이 있습니다. 첫 번째는 다음 공식에 따른 호핑 전도입니다.

V/SiO_{x의 메모리 스위칭} /AlO_y /p ⁺⁺ 30μA의 CCL로 포지티브 성형이 적용될 때의 Si입니다. 아 일반적인 I-V 곡선. ㄴ 정규화된 컨덕턴스. ㄷ (I) 대 1000/T에서. d 성형 공정의 개략도

여기서 q , n , 아 , ø _T , v _오 , 및 d 는 각각 전하, 공간전하의 농도, 호핑거리의 평균, 호핑을 위한 전자장벽높이, 고유진동주파수, 유전막의 두께이다. ø _T ln(I) 대 1000/T의 선형 플롯의 기울기에서 계산된 값은 그림 3c와 같이 0.463eV입니다. E_a 간의 관계에서 계산된 값 V는 5.17nm이며, 이는 SiO_{x에서 형성된 전도성 필라멘트를 나타냅니다.} 강하지 않고 HRS 상태에 가깝습니다. 다른 전도 메커니즘인 P-F(Poole-Frenkel) 방출은 추가 파일 1에서 다루었습니다. 위의 결과를 바탕으로 V/SiOx의 메모리 작동에서 전도성 필라멘트 모델 /AlO_y /p ⁺⁺ Si 장치는 그림 3d에 나와 있습니다. 포지티브 포밍 공정에서는 V TE 측에서 산화 공정이 진행되었지만 높은 CCL로 인해 SiO_{x 내부에 전도성 필라멘트가 형성될 수 있습니다.} 및 AlO_y 산소 결손의 이동 때문입니다. 재설정 과정에서 형성 및 설정 반대의 전기장이 산소를 유도하고 산소 결손과 재결합하여 전도성 필라멘트가 파열됩니다. 선택기 및 메모리 작업은 동일한 셀에서 관찰됩니다. 임계값 동작이 발생한 후 스위치가 완전히 꺼진 후 메모리 동작이 가능합니다. 그러나 메모리 동작의 리셋 전환이 완전히 꺼지지 않았기 때문에 역방향은 불가능합니다.

그림 4a는 V/SiO_{x의 LRS에서 정규화된 I-V 곡선을 보여줍니다.} /AlO_y /p ⁺⁺ 다양한 CCL 조건(5μA, 30μA, 1mA)에 대한 저전압 영역(0~1V)의 Si 장치. 여기서 정규화된 I-V 곡선은 각 전압에서의 전류를 1V에서의 전류로 나눈 값으로 정의된다. CCL에 따른 LRS 전류의 레벨이 다양하기 때문에 전류값을 1V로 설정하여 쉽게 비교할 수 있다. 비선형성. CCL이 감소함에 따라 더 낮은 전압 영역에서 전류가 억제됨을 관찰할 수 있습니다. 보다 정량적인 관계를 도출하기 위해 비선형성을 V_READ에서 전류의 비율로 정의합니다. V_READ의 절반에 . 그림 4b는 V/SiO_{x에 대한 CCL의 함수로서 1V 및 비선형성에서의 읽기 전류를 보여줍니다.} /AlO_y /p ⁺⁺ 시디바이스. CCL 감소로 인한 읽기 전류의 감소는 전도성 필라멘트가 미세해지고 비선형성이 증가함을 시사합니다. 진성 산화규소막은 단일층에서도 높은 비선형성을 나타낸다. 고유한 비선형 특성은 실리콘 계면보다는 실리콘 산화물의 벌크 특성에 기인합니다. CCL이 작을수록 SiO_{x에서 열화가 덜 발생합니다.} , 따라서 HRS에 비해 LRS에서 트랩 에너지 준위의 저하가 최소화될 수 있다. 따라서 더 낮은 CCL이 소자에 적용될 때 더 높은 에너지 장벽은 LRS 상태에서 비선형성을 최대화할 수 있다. 유사하게, TaO_{x에서 P-F 방출로 설명되는 전도} /TiO_y 스택은 높은 비선형성을 보장합니다[57]. 또 다른 가능성은 산화물의 유전 상수가 더 작기 때문에 필드의 집중으로 인해 산화물 막에 더 많은 패스가 만들어지는 것입니다. 이것은 Al₂의 터널 장벽 역할을 할 것으로 예상할 수 있는 산화물 층의 트랩 에너지 준위를 낮추는 결과를 초래할 수 있습니다. O₃ . n에서 읽기 마진(∆V)을 얻으려면 × n 교차점 배열에서는 그림 4c와 같이 단순화된 등가 회로를 사용합니다. 최악의 경우를 고려하여 인접 셀은 LRS와 부하저항(R_L ) LRS 저항. ∆V는 V_OUT LRS 및 V_OUT에서 HRS에서. 그림 4d는 ∆V를 워드 라인 수(n ) V/SiO_{x의 경우} /AlO_y /p ⁺⁺ 시디바이스. CCL이 작을수록 비선형성이 증가하기 때문에 ∆V가 높아집니다. 10% 읽기 마진이 확보되면 어레이는 5μA의 CCL의 경우 약 10×10 이상, 1mA의 CCL의 경우 5×5까지 확장할 수 있습니다. 스니크 전류를 견딜 수 있는 어레이 크기는 충분하지 않지만 선택기 기능이 있는 장치가 V/SiO_{x로 연결된 경우 어레이 크기를 확장하는 데 도움이 됩니다.} /AlO_y /p ⁺⁺ 시디바이스. 모든 CCL에서 0.5V 읽기와 비교하여 1V에서 읽기로 더 높은 비선형성을 갖습니다. 비록 낮은 V_READ 읽기 작업에서 낮은 정적 전력으로 이어지며 비선형성 값이 작아집니다. 이는 SiO_{x에서 전기장이 더 적기 때문입니다.} /AlO_y 더 작은 V_READ의 레이어 .

V/SiO_{x의 비선형 특성} /AlO_y /p ⁺⁺ 메모리 스위칭용 Si. 아 CCL이 다른 I–V 곡선. ㄴ CCL의 함수로 전류 및 비선형성을 읽습니다. ㄷ 교차점 배열의 등가 회로. d 다양한 CCL 및 읽기 전압에 대한 워드 라인 번호의 함수로서의 읽기 마진