V/SiOₓ/AlOᵧ/p⁺⁺Si 소자의 이중 기능: 순응 전류로 제어되는 셀렉터와 메모리 스위칭

초록

단일 V/SiOₓ/AlOᵧ/p⁺⁺Si 저항 메모리 셀이 순응 전류 한계(CCL) 조절만으로 셀렉터 또는 메모리 소자로 동작할 수 있음을 입증했습니다. 양의 포밍 단계에서 1 µA 낮은 CCL 적용 시, 바나듐 전극에서 형성된 VOₓ 층의 금속-절연체 전이(MIT)에 기인한 단방향 임계 스위칭을 보입니다. 반면 30 µA 높은 CCL에서는 SiOₓ 층의 전도성 필라멘트 형성과 파열에 의한 양극성 저항 스위칭이 유도됩니다. 높은 열전도도를 가진 1.5 nm AlOᵧ 층이 두 모드 모두에서 오프 전류를 감소시키며, 온도 의존 측정에서 저저항 상태(LRS)의 높은 에너지 장벽(0.463 eV)이 낮은 CCL에서 비선형성을 향상시킴을 밝혔습니다. 이 두 기능의 공존은 셀렉터와 메모리 기능을 결합한 크로스포인트 어레이 설계에 유연성을 제공합니다.

배경

저항 랜덤 액세스 메모리(RRAM)는 초고속 스위칭, 저전력, 다중 레벨 저장, 높은 확장성, 3D 적층 호환성으로 차세대 비휘발성 메모리 선두주자입니다. RRAM은 DRAM과 SSD 간 성능 격차를 해소하는 스토리지 클래스 메모리(SCM) 역할을 할 수 있습니다. 그러나 치밀한 크로스포인트 어레이에서 스니크 전류 경로라는 중요한 과제가 남아 있습니다. 비선형 전류-전압(I-V) 특성을 가진 셀렉터 소자는 이러한 기생 전류 억제에 필수적입니다. 상보적 저항 스위칭, 터널 장벽, Ag 기반 임계 스위칭, 다이오드형 셀렉터, 오보닉 임계 스위칭, 금속-절연체 전이 등 다양한 셀렉터 개념이 탐구돼 왔습니다. VOₓ는 전형적인 MIT 물질이며, SiO₂는 널리 쓰이는 패시베이션 층입니다. Si-리치 SiOₓ(x<2)는 CMOS 호환성과 RRAM에서 저항 변화 층으로 쓰일 수 있어 필라멘터리 스위칭이나 원자가 변화 메커니즘을 가능케 합니다. 본 연구는 실리콘 하부 전극을 사용해 직렬 저항과 필라멘트 제어를 개선한 V/SiOₓ/AlOᵧ/p⁺⁺Si 셀을 제시하며, 적용된 CCL에만 의존해 셀렉터와 메모리 거동을 모두 보입니다.

실험 방법

소자 스택은 Si 기판 위에 제작했습니다. 먼저 BF₂ 이온을 40 keV, 5×10¹⁵ cm⁻² 도즈로 주입해 Si 하부 전극(BE)을 고농도 도핑한 후 1050°C 10분 어닐링으로 격자 손상 복구, 시트 저항 30.4 Ω/□ 달성. 1.5 nm AlOᵧ 층을 H₂O와 트리메틸알루미늄 전구체로 원자층 증착(ALD)했습니다. 5.5 nm SiOₓ 층은 300°C에서 5% SiH₄/N₂(160 sccm), N₂O(1300 sccm), N₂(240 sccm)로 플라즈마 증착 화학 기상 증착(PECVD) 형성. 50 nm 바나듐(V) 상부 전극(TE, 100 µm 직경)을 스퍼터링(Ar, 30 sccm)하고 산화 방지용 50 nm Al 캡층을 덧씌웠습니다. 전기적 측정은 Keithley 4200-SCS 반도체 파라미터 분석기와 4225-PMU 초고속 I-V 모듈로 실온에서 수행했습니다.

결과 및 논의

단면 TEM 이미지(그림 1b)는 단결정 Si BE 위에 비정질 V, SiOₓ, AlOᵧ 층이 각각 5.5 nm, 1.5 nm 두께로 적층됨을 확인합니다. XPS 분석으로 SiOₓ 스토이키오메트리 x=0.88, AlOᵧ y=1.33으로 산소 결핍 SiOₓ가 저항 스위칭에 유리함을 나타냅니다. 단방향 임계 스위칭(그림 2a)은 1 µA CCL 하 양의 포밍 단계 후 나타납니다. 소자는 1.08~1.82 V 사이 문턱 전압 V_th에서 급격히 턴온하고 0.12~0.54 V 홀드 전압 V_hold에서 오프 상태로 복귀하며 100사이클 동안 안정적입니다. 온도 의존성에서 55°C까지 임계 거동 유지되나 85°C에서 소멸돼 VOₓ MIT가 스위칭 메커니즘임을 확인합니다. 과도 측정(그림 2d)에서 쓰기 펄스 중 높은 전류가 펄스 제거 후 즉시 감소해 셀렉터 동작 특성 보임. AlOᵧ 층의 높은 유전율과 열전도도가 오프 전류를 <100 pA(1 V 기준)로 유의하게 억제해 VOₓ 셀렉터 대비 우수합니다. 양극성 저항 스위칭(그림 3a)은 동일 소자를 30 µA CCL로 포밍할 때 나타납니다. 양의 리셋 펄스로 HRS에서 LRS로 스위칭하고 음의 세트 펄스로 HRS 복귀. 정규화 컨덕턴스 G_N이 온도 전반에서 영 바이어스 근처 1 유지돼 쇼트키, 풀러-노르드하임, 공간 전하 제한 전도를 배제. 대신 LRS가 반도체 거동 보여 필라멘트가 VOₓ 층이 아닌 SiOₓ 층에 형성됨을 시사. ln(I) 대 1000/T 플롯 분석으로 활성화 에너지 0.463 eV, 호핑 거리 5.17 nm 도출돼 필라멘트 호핑 전도 모델 지지. 풀-프렌켈 방출 기여도 관찰(보충자료 참조). 높은 에너지 장벽과 낮은 CCL에서의 미세 필라멘트가 비선형성 증가와 스니크 전류 감소 유도. 그림 4a-d는 CCL 변화(5 µA, 30 µA, 1 mA)에 따른 LRS I-V 곡선과 비선형성 조절을 보여줍니다. 낮은 CCL이 저바이어스 전류 억제로 비선형성 비율(I(V_READ)/I(½V_READ)) 증가. 이 고유 비선형성은 SiOₓ 벌크 특성과 AlOᵧ 장벽에서 기인. 등가 회로 모델로 크로스포인트 어레이 읽기 마진(ΔV)이 워드라인 수에 따라 스케일링됨: 10% 읽기 마진에서 10×10(5 µA CCL)과 5×5(1 mA CCL) 어레이 가능. 높은 읽기 전압(1 V)이 0.5 V보다 큰 비선형성 주나 정적 전력 증가 트레이드오프 존재.

결론

V/SiOₓ/AlOᵧ/p⁺⁺Si 셀은 이중 기능을 시연: 낮은 CCL(≤1 µA)에서 VOₓ MIT 구동 셀렉터, 높은 CCL(≥5 µA)에서 SiOₓ 필라멘트 형성 구동 메모리 셀. 1.5 nm AlOᵧ 층이 높은 선택비(10⁴)와 낮은 오프 전류 제공. 낮은 CCL이 비선형성 증가시켜 스니크 전류 감소된 더 큰 크로스포인트 어레이 구현 가능.

약어

ALD

원자층 증착

BE

하부 전극

CCL

순응 전류 한계

CRS

상보적 저항 스위칭

DRAM

동적 랜덤 액세스 메모리

HRS

고저항 상태

I-V

전류-전압

LRS

저저항 상태

MIT

금속-절연체 전이

OTS

오보닉 임계 스위칭

PECVD

플라즈마 증착 화학 기상 증착

P-F

풀-프렌켈

RRAM

저항 랜덤 액세스 메모리

SCLC

공간 전하 제한 전류

SCM

스토리지 클래스 메모리

SPA

반도체 파라미터 분석기

SSD

솔리드 스테이트 드라이브

TE

상부 전극

TEM

투과 전자 현미경

V

바나듐