에지 트리거 래치: S-R/D 래치에서 플립플롭으로

앞서 섹션들에서 인에이블(E) 신호 활성일 때만 데이터 입력에 반응하는 S-R, D 래치 살펴봤습니다. 많은 디지털 설계에서 래치 반응성을 인에이블 라인 높게 유지되는 전체 기간이 아닌 매우 짧은 간격으로 제한하는 게 유리합니다.

에지 트리거링은 인에이블 신호가 한 레벨에서 다른 레벨로 전이하는 순간에만 데이터 입력이 래치에 영향 주게 합니다. 이 짧은 윈도우는 인에이블 라인 상태 변경 시 짧은 펄스 생성하는 펄스 디텍터로 만듭니다.

아래에서 일반 D 래치와 에지 트리거 D 래치 타이밍 다이어그램 비교:

 

 

 

첫 다이어그램에서 출력은 인에이블(E) 신호가 높게 유지되는 동안 입력 D 추종. E가 낮아지면 회로 마지막 상태 유지. 두 번째 다이어그램에서 출력은 E가 낮음→높음으로 전이하는 짧은 순간에만 변경—양의 에지 트리거링.

음의 에지 트리거링은 비슷하지만 인에이블 신호 하강 에지(높음→낮음)에 반응:

 

 

래치가 클럭 신호 에지의 펄스 디텍터로 구동되면 래치 아닌 플립플롭이라 부름. 따라서 에지 트리거 S-R 래치는 S-R 플립플롭, 에지 트리거 D 래치는 D 플립플롭. 인에이블 입력은 클럭(C)으로 rename, 데이터 입력(S, R, D)은 클럭 에지 순간에만 출력 영향 주므로 동기식이라 불림.

에지 트리거링 어떻게 구현? 일반 S-R 래치를 게이티드 래치로 변환은 몇 AND 게이트로 간단하지만, 디지털 신호 상승/하강 에지만 표시하는 펄스 생성하려면 전용 펄스 디텍터 필요. 이 디텍터는 입력이 토글될 때마다 짧은 펄스 생성하는 모노스테이블 멀티바이브레이터 효과.

 

 

펄스 폭은 디텍터 내부 부품들로 결정. 래더 로직에서 매우 짧은 딜레이 가진 타임딜레이 릴레이로 달성:

 

 

반도체 논리에서 논리 게이트 고유 전파 지연 활용. 입력 신호 분할; 한 경로는 게이트나 게이트 시리즈 통과해 약간 지연. 원본과 지연된 신호가 2입력 게이트 공급해 지연 신호가 원본 상승 에지 뒤처지는 동안만 높음 출력. 저→고 전이 시 펄스 생성 예시 회로:

 

 

하강 에지 감지하려면 최종 AND 게이트를 NOR 게이트로 교체:

 

 

펄스 디텍터 배치로 래치 플립플롭 변환 가능. 예: S-R 플립플롭은 S-R 래치 인에이블 라인을 펄스 디텍터로 게이팅해 얻음:

 

 

회로는 클럭(C)이 낮음→높음 전이할 때만 S, R 반응; 아니면 래치 유지. 같은 S-R 플립플롭 래더 로직 표현:

 

 

래더 다이어그램에서 접점 CR3가 원래 인에이블 접점 대체, C와 타임딜레이 접점 TR1 모두 닫힌 짧은 윈도우동안만 닫힘. 게이트든 릴레이든 S, R 입력은 C가 0→1 전이하지 않으면 효과 없음.

S-R 플립플롭 무효 상태는 펄스 디텍터가 래치 인에이블 허용하는 짧은 기간 동안만 존재. 그 윈도우 닫히면 출력이 셋 또는 리셋 상태로 잠김. 이 짧은 레이스 컨디션—각 래치 게이트 자기 출력 먼저 어설트 경쟁—이 플립플롭이 유효한 상호 배타적 상태에 안착하도록 보장.

플립플롭 블록 심볼은 래치 것과 약간 다름. 클럭 입력 옆 삼각형이 에지 트리거 소자 표시. 양의 에지 플립플롭은 평범한 삼각형, 음의 에지 소자는 클럭 라인에 버블:

 

 

 

두 다이어그램 모두 클럭 신호 하강 에지(높음→낮음 전이)에서 클럭되는 플립플롭 예시.

 

복습

• 플립플롭은 펄스 디텍터 장착한 래치로, 클럭의 짧은 상승/하강 에지에만 반응 허용.
• 펄스 디텍터는 래더 로직에서 타임딜레이 릴레이로, 반도체 게이트에서 전파 지연 이용해 구현 가능.

 

관련 워크시트

• 플립플롭 워크시트