테브난 정리를 이용한 복잡한 RC 회로 분석

테브난 정리를 이용한 복잡한 RC 회로 분석

회로에 반응성 구성 요소 주변으로 직렬과 병렬 저항 배열이 모두 포함되면 표준 시정수 공식(RC는 τ=RC, RL은 τ=L/R)을 직접 적용할 수 없습니다. 해결책은 반응성 요소 양단의 전압을 보존하는 단순 등가 회로로 네트워크를 축약하는 것입니다.

다음 예제를 고려해 보십시오:

1단계 - 부하 식별

이 네트워크에서 커패시터(C1 = 100µF)가 부하입니다. 임시로 제거하여 그 단자에서 보이는 테브난 등가를 결정합니다.

2단계 - 테브난 전압(V_th) 계산

스위치가 닫히고 부하가 없을 때 커패시터 단자(노드 2-노드 3)의 전압은 저항 R2 양단 전압과 같습니다. 계산 결과:

V_th = 1.8182 V

완전 충전된 커패시터는 개방 회로(영 전류)로 동작하므로, 이는 커패시터가 도달할 최종 정상 상태 전압이기도 합니다.

3단계 - 테브난 저항(R_th) 계산

모든 독립 소스를 끕니다(전압 소스 단락, 전류 소스 개방). 커패시터 단자에서 보이는 결과 저항은:

R_th = 454.545 Ω

4단계 - 시정수 계산

C1 = 100µF로 회로의 시정수는:

τ = R_th · C1 = 454.545 Ω × 100µF = 0.0454545초 (45.45ms)

5단계 - 과도 응답 결정

커패시터가 비충전 상태(V₀=0V)에서 시작한다고 가정하면 시간 t에서의 전압은:

V(t) = V_th · (1 – e^–t/τ)

t = 60ms일 때:

V(60ms) = 1.8182V × (1 – e^{–0.06/0.0454545}) ≈ 1.3325V

SPICE 시뮬레이션으로 검증

다음 넷리스트로 해석 결과를 확인했습니다. 과도 분석은 370ms 동안 5ms마다 샘플링합니다.

 * 원본 회로 v1 1 0 dc 20 r1 1 2 2k r2 2 3 500 r3 3 0 3k c1 2 3 100u ic=0 * 테브난 등가 v2 4 0 dc 1.818182 r4 4 5 454.545 c2 5 0 100u ic=0 .tran 0.005 0.37 uic .print tran v(2,3) v(5,0) .end 

출력은 두 네트워크에서 모든 샘플링 순간에 동일한 커패시터 전압을 보여주며, 테브난 축약의 등가성을 확인합니다.

복습

• 단순 직렬 구성이 아닌 RC 또는 RL 네트워크의 경우, 반응성 요소를 부하로 처리하십시오.
• 나머지 네트워크를 테브난 등가(단일 전압 소스 + 직렬 저항)로 축약하십시오.
• 표준 시정수 공식을 적용하여 과도 응답을 찾으십시오.

관련 워크시트

• 테브난, 노턴, 최대 전력 전달 정리 워크시트