D 래치 마스터하기: 깔끔한 1비트 메모리 회로

게이티드 S-R 래치에서 인에이블 핀은 S, R 신호와 무관하게 Q, Q̅ 출력이 래치되게 합니다. 이 입력 중 하나를 제거하면 불법 상태를 없애는 멀티바이브레이터 래치 얻습니다.

이런 회로를 D 래치라 부르며 내부 논리는 이렇습니다:

여기서 원래 R 입력이 이전 S 입력의 역으로 대체되고, S 라인은 이제 D라 불림. 인에이블(E)이 낮으면 래치는 D 변경 무시하고 마지막 값 유지. E 높으면 출력 Q가 D 직접 추종.

R 입력이 제거돼 D 래치는 절대 무효 상태 진입 안 함; Q와 Q̅ 항상 보완적.

위 다이어그램이 혼란스럽다면 다음 다이어그램이 개념 단순화:

S-R, 게이티드 S-R 래치처럼 D 래치 회로도 자체 패키지 회로로 나와 표준 심볼 가짐:

D 래치는 인버터 추가해 R을 S의 여집합(역)으로 만든 게이티드 S-R 래치에 불과.

S-R 래치 기본 래더 다이어그램에서 변형한 D 래치 래더 로직 등가 살펴보기:

D 래치는 1비트 메모리 소자 기능. 값 쓰려면 인에이블 높이고 D를 원하는 논리 레벨로 구동. 나중에 인에이블 클리어하면 래치 그 값 유지, Q에 제시하고 Q̅는 보수 출력.

핵심 요약:

• D 래치는 단일 데이터 입력을 가진 S-R 래치처럼 동작. 인에이블 어설트 시 D 신호가 직접 래치 셋/리셋; 인에이블 디어설트 시 출력 불변.
• 1비트 RAM 셀 역할, 디스에이블 시 높/낮 값 유지, 인에이블 시 D에서 새 데이터 수용.

관련 워크시트:

• 래치 회로 - D 래치 워크시트