병렬-직렬 시프트 레지스터(PISO): 설계, 동작, 응용

병렬-직렬(PISO) 시프트 레지스터는 직렬입력/직렬출력(SISO) 소자 기능 확장해 모든 단계 동시 데이터 로드 허용. 이 능력은 병렬 데이터(각 비트 별도 와이어)를 효율적 통신용 직렬 스트림 변환에 필수.

PISO 레지스터 데이터 워드 저장 후 클럭 사이클당 한 비트씩 시프트 아웃, 총 지연 단계 수 × 클럭 주기. 데이터 시프트 시작 전 병렬 로드 가능하므로 고속 데이터 수집, 통신 인터페이스 이상적.

아래 3단계 PISO 시프트 레지스터 상세 살펴보기, 핵심 구성요소:

• 데이터 저장용 D-타입 플립플롭.
• 병렬 로드와 직렬 시프트 선택하는 AND-OR 셀렉터.

실전 소자들 보통 4, 8, 16단계. 아래 다이어그램 3단계 예시.

SHIFT/LD' 신호 낮으면 상단 NAND 게이트들 병렬 로드 경로 인에이블. 입력 D_A, D_B, D_C 데이터 해당 D-플립플롭 입력 전달. 다음 상승 클럭 에지서 세 비트 동시 캡처—동기식 로딩 과정.

반면 SHIFT/LD' 높으면 하단 NAND 게이트들 시프트 경로 활성화: 직렬 입력 SI 첫 단계 공급, 각 플립플롭 출력 다음 단계 입력 공급, 최종 출력 SO 등장. 연속 클럭 에지 워드 오른쪽으로 시프트, 사이클당 한 비트 방출.

파형들 병렬 로드에서 직렬 시프트 전이 보여줌:

실전서 SHIFT/LD' 신호 클럭 에지 주변 짧은 윈도우 낮게 유지돼 셋업/홀드 타임 만족. 약간 더 넓은 펄스 종종 단순화 위해 쓰임.

SI, SO 핀 왜 둘 다 있나? 여러 시프트 레지스터 캐스케이드해 와이드 시프터 만들거나 마이크로프로세서, 센서 같은 직렬 주변장치 인터페이스 위해.

텍사스 인스트루먼츠 대표 PISO 소자들

• SN74ALS166 – 8비트, 동기식 로드
• SN74ALS165 – 8비트, 비동기식 로드
• CD4014B – 8비트, 동기식 로드
• SN74LS647 – 16비트, 동기식 로드

전체 소자 사양은 링크된 데이터시트 참조.

예: SN74ALS166은 8단계 동기식 PISO 구현. 핀들 A~H 데이터 입력, SER 직렬 입력, SO 직렬 출력, SH/LD' 모드 제어. CLKINH 핀 높으면 클럭 억제.

ANSI 심볼 이해 가치: 상단 블록 모드 제어(M1 시프트, M2 로드, C3/1 클럭) 수용. 8단계 시프터 SRG8 레이블, 직렬 입력 SER 로드 신호와 클럭 지배.

비동기 vs 동기식 로딩

비동기 로드 레지스터(SN74ALS165 등) 플립플롭 프리셋(셋), 클리어(리셋) 핀 써 데이터 클럭 독립적 로드. SH/LD' 낮으면 셋 핀이 데이터 입력으로 구동, 리셋 핀 높게 유지. 데이터 즉시 레지스터 등장, 클럭 펄스 불필요하거나 없을 때 비동기 로딩 유용.

동기 소자들선 SHIFT/LD' 라인 데이터 로드/시프트 제어, 클럭이 동작 동기화. 이 모드 타이밍 예측성 위해 현대 설계 선호.

실전 응용

PISO 레지스터 흔한 용도: 제한된 I/O 핀 가진 마이크로프로세서로 스위치/키패드 뱅크 읽기. 예: 9키 키패드 PISO 레지스터로 스캔, 필요 와이어 9→3 감소.

자동차, 산업 현장서 이 와이어 수 감소 잠재적 고장점 최소화해 신뢰성 향상. 시프트 레지스터 직렬 인터페이스로 ADC, 센서, 메모리 모듈 등 다른 직렬 소자 통신도 가능.

구현 위해 시프트 레지스터 병렬 입력을 스위치 접점 연결, 저항으로 +5V 풀업, LD/SH' 마이크로프로세서 제어. 로드 후 시프트 펄스 생성해 SO 라인서 각 비트 읽기.

더 복잡한 데이터 스트림 위해 추가 시프트 레지스터 캐스케이드나 전용 직렬 주변장치 인터페이스.

참조: 시프트 레지스터 워크시트