경사(적분) ADC

지금까지 우리는 ADC 회로의 일부로 DAC를 사용하여 플래시 컨버터의 구성 요소의 엄청난 양을 피할 수 있었습니다. 그러나 이것이 유일한 옵션은 아닙니다. 아날로그 램핑 회로와 디지털 카운터를 정확한 타이밍으로 대체하면 DAC 사용을 피할 수 있습니다.

이른바 단일 슬로프 , 또는 통합 ADC. 램프 출력이 있는 DAC를 사용하는 대신 적분기라는 연산 증폭기 회로를 사용합니다. 비교기에 의해 아날로그 입력과 비교되는 톱니파형을 생성합니다.

톱니파형이 입력 신호 전압 레벨을 초과하는 데 걸리는 시간은 정밀 주파수 구형파(보통 수정 발진기에서)로 클럭된 디지털 카운터를 통해 측정됩니다. 기본 회로도는 다음과 같습니다.

여기에 표시된 IGFET 커패시터 방전 트랜지스터 구조는 약간 지나치게 단순화되어 있습니다. 실제로, 클록 신호와 타이밍이 맞춰진 래칭 회로는 비교기의 출력이 높을 때 커패시터의 완전한 방전을 보장하기 위해 IGFET 게이트에 연결해야 할 가능성이 가장 높습니다.

그러나 기본 아이디어는 이 다이어그램에서 분명합니다. 비교기 출력이 낮을 때(적분기 출력보다 큰 입력 전압), 적분기는 선형 방식으로 커패시터를 충전할 수 있습니다. 한편, 카운터는 정밀 클럭 주파수에 의해 고정된 속도로 카운트업됩니다.

커패시터가 입력과 동일한 전압 레벨까지 충전되는 데 걸리는 시간은 입력 신호 레벨과 -V_ref 조합에 따라 다릅니다. , R 및 C. 커패시터가 해당 전압 레벨에 도달하면 비교기 출력이 높아지고 카운터의 출력이 최종 출력을 위해 시프트 레지스터에 로드됩니다.

IGFET는 비교기의 고출력에 의해 "켜짐"으로 트리거되어 커패시터를 다시 0볼트로 방전합니다. 적분기 출력 전압이 0으로 떨어지면 비교기 출력이 다시 낮은 상태로 전환되어 카운터를 지우고 적분기가 전압을 다시 높일 수 있습니다.

이 ADC 회로는 비교기 기준 전압이 "계단"이 아니라 부드러운 톱니 파형이라는 점을 제외하고는 디지털 램프 ADC와 매우 유사하게 동작합니다.

단일 슬로프 ADC는 교정 드리프트의 추가 단점과 함께 디지털 램프 ADC의 모든 단점을 겪습니다. . 이 ADC의 출력과 입력의 정확한 일치는 카운터의 카운팅 속도(클록 주파수)와 일치하는 적분기의 전압 기울기에 따라 달라집니다.

디지털 램프 ADC에서 클럭 주파수는 변환 정확도에 영향을 미치지 않고 업데이트 시간에만 영향을 미쳤습니다. 이 회로에서는 적분율과 카운트율이 서로 독립적이기 때문에 시간이 지남에 따라 둘 사이의 편차가 불가피하며 정확도가 떨어집니다.

이 회로에 대해 말할 수 있는 유일한 좋은 점은 DAC 사용을 피하여 회로 복잡성을 줄인다는 것입니다.

이중 기울기 변환기

이 보정 드리프트 딜레마에 대한 답은 이중 경사라는 설계 변형에서 찾을 수 있습니다. 변환기. 이중 슬로프 컨버터에서 적분기 회로는 사이클이 끝날 때마다 0볼트로 재설정되는 대신 램프 다운 및 업을 반복하는 사이클에서 양과 음으로 구동됩니다.

램핑의 한 방향에서 적분기는 양의 아날로그 입력 신호에 의해 구동됩니다(음의 가변 속도 출력 전압 변화 또는 출력 기울기 생성 ) 정밀 주파수 클록이 있는 카운터로 측정한 고정 시간 동안. 그런 다음 다른 방향으로 동일한 카운터로 측정한 시간에 따라 고정 기준 전압(고정된 비율의 출력 전압 변화 생성)을 사용합니다.

카운터는 적분기의 출력이 사이클의 고정 시간 부분을 시작할 때와 동일한 전압에 도달하면 카운트를 중지합니다. 카운터에서 발생한 크기로 측정된 적분기의 커패시터가 원래 출력 전압으로 다시 방전되는 데 걸리는 시간이 ADC 회로의 디지털 출력이 됩니다.

이중 경사 방법은 기계식 시계 메커니즘에 사용되는 것과 같은 회전 스프링의 관점에서 유사하게 생각할 수 있습니다. 샤프트의 회전 속도를 측정하는 메커니즘을 구축하고 있다고 상상해 보세요.

따라서 샤프트 속도는 이 장치로 측정할 "입력 신호"입니다. 측정 주기는 스프링이 이완된 상태에서 시작됩니다.

그런 다음 스프링은 고정된 시간 동안 회전 샤프트(입력 신호)에 의해 회전되거나 "감겨집니다". 이렇게 하면 스프링이 샤프트 속도에 비례하는 일정한 양의 장력에 놓이게 됩니다. 샤프트 속도가 클수록 감기 속도가 빨라지고 해당 기간 동안 누적된 스프링 장력이 커집니다.

그 후, 스프링은 샤프트에서 분리되고 고정된 속도로 풀리도록 허용되며 타이머 장치에 의해 측정된 이완된 상태로 다시 풀리는 시간입니다. 시간의 양 스프링이 고정된 속도로 풀리는 데 걸리는 시간은 속도에 정비례합니다. 주기의 고정된 시간 부분 동안 감긴 것(입력 신호 크기)입니다.

이 아날로그-디지털 변환 기술은 통합기의 적분 계수(또는 "이득")와 카운터의 속도 비율이 전체 "감기" 및 "풀기" 동안 영향을 미치기 때문에 단일 기울기 ADC의 교정 드리프트 문제를 피할 수 있습니다. "주기 부분. 카운터의 클록 속도가 갑자기 증가하면 적분기가 "감는" 고정 시간이 단축되지만(적분기에 의해 축적된 전압이 더 적음) 통합자가 고정된 비율로 "풀기"가 허용된 시간입니다.

카운터가 더 빠르게 카운팅하는 비율은 적분기의 누적 전압이 클록 속도가 변경되기 전보다 감소하는 것과 같은 비율이 됩니다. 따라서 클럭 속도 오류는 자체적으로 상쇄되고 디지털 출력은 정확히 원래대로 됩니다.

이 방법의 또 다른 중요한 이점은 주기의 고정 시간 부분에서 적분기를 구동할 때 입력 신호가 평균화된다는 것입니다. 해당 시간 동안 아날로그 신호의 모든 변경은 해당 주기가 끝날 때 디지털 출력에 누적 영향을 미칩니다.

다른 ADC 전략은 모든 주기의 단일 시점에서 아날로그 신호 레벨을 단순히 "포착"합니다. 아날로그 신호가 "잡음"인 경우(상당한 수준의 스퓨리어스 전압 스파이크/딥 포함) 다른 ADC 컨버터 기술 중 하나는 단일 시점에서 신호를 반복적으로 캡처하기 때문에 때때로 스파이크 또는 딥을 변환할 수 있습니다.

반면에 이중 슬로프 ADC는 통합 기간 내의 모든 스파이크와 딥을 평균화하므로 노이즈 내성이 더 큰 출력을 제공합니다. 이중 슬로프 ADC는 높은 정확도를 요구하는 애플리케이션에 사용됩니다.

관련 워크시트:

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아날로그-디지털 변환 워크시트