고주파 PCB에서 비아(Via) 6대 이슈와 회피 설계 전략

1. 비아가 신호 무결성(Signal Integrity) 저해

정상 조건: 리턴 전류가 신호선 직하 접지면을 따름(이상적 임피던스 제어 라인). 비아 개입 시 리턴 전류가 층간 이동→가장 가까운 접지 비아 경유. 추가 거리 = 인덕턴스 루프 형성→고주파 신호 지연. 원치 않는 신호 혼입도 동반. S-파라미터(반사, 감쇠, 실패 등)로 비아 영향 정량 평가 가능.

대책: 고주파 라인 비아 수 최소화 → 빠른 라이즈 타임·짧은 지연. 소구경 비아로 지연 단축(라이즈 타임 영향 적음). 비아 길이 단축으로 라이즈 타임·지연 동시 개선.

2. 비아가 고주파 신호 전송 방해(기생 인덕턴스화)

비아 = 평평한 구리 트랙에서 링 형상 경로로 전류 강제 우회. 비아 중심 = 비전도성(에어/수지) → 전류가 금속 링만 흐름. 도금 두께 얇아 저항 대→대전류 불가·다수 비아 필요·공간 낭비. 온라인 비아 계산기로 저항·전류 용량·파라미터 사전 검증 권장.

3. 고주파 비아는 특수 테스트·설계 필요

일반 PCB 공정 관리로는 비아 도금 품질 예측 불가. 고주파용은 개발 단계 엄격 관리·추가 설계 시간·테스트 필수. 자동 드릴 머신 사용으로 제조비 상승(청구서엔 안 보이나 실비 반영). 고주파 신호는 동일 층 배선으로 비아 회피 권장.

4. 비아로 인한 임피던스 미스매치(Impedance Mismatch)

비아 = 폭/거리 등 파라미터 급변 → 임피던스 불연속 → 부분 반사 발생. 광케이블 비유: 매끈하면 투과, 단절부에서 반사. 도체도 동일하나 육안 불가. 임피던스 매칭(트레이스 간격, 폭 등)으로 반사 억제 필수. 비아는 본질적으로 임피던스 변화점 → RFI 진동·기타 교란 유발.

5. 비아가 PCB 크기·비용 증가 유발

비아 면적 차지→보드 대형화. 예: 스루홀 비아 3개면 패드 4개만 배치 가능. 1개를 블라인드 비아/무비아로 변경 시 패드 6개 가능. BGA 대형 부품 배치 유리하나 보드 크기·비용 동반 상승. 대전류 고주파 신호 시 다수 비아 병렬 필요→간격 추가 확대.

6. 비아 기생 인덕턴스·캐패시턴스 증가

비아도 트레이스처럼 기생 L/C 보유. 공식: Cp = 1.41×ε×t×dv/(DSM−DV), L = 5.08×l×[ln(4l/DV)+1]. (DSM=솔더마스크 직경, DV=비아 직경, t=보드 두께, ε=유전율, l=비아 길이). 지연·라이즈/폴 타임 악화→고주파 보드에서 치명적. 저주파는 무시 가능.

기생 캐패시턴스 저감: 저유전율 소재, 얇은 보드, 솔더마스크 면적 확대(패드 이격). 기생 인덕턴스 저감: 얇은 보드, 비아 병렬 배치. 비아 스텝 임피던스 변화 ≈ 10% 드롭(두께·크기 따라 변동).

요약

고주파 클록 전송 비아 제로화, 불필요 패드 제거(병렬판 캐패시턴스 방지). 불가피 시 저 L/C 설계(소구경→저C, 대구경·짧은길이→저L). 기생 파라미터 최소화로 악영향 차단. WellPCB 고주파 PCB 제조·자문 지원. 지금 연락!