컴퓨터, 통신 장비 등 디지털 회로에 관심이 있으신가요? 가장 먼저 살펴봐야 할 것이 트랜지스터 플립플롭입니다.
플립플롭의 기본 구성 요소는 논리 게이트입니다. 이는 부울 함수를 구현하는 이상화된 전자 모델로, 커패시터와 저항 같은 여러 부품을 포함할 수 있지만 주로 트랜지스터로 이루어집니다.
아래에서 다양한 플립플롭 회로 유형과 배선도를 자세히 다루었습니다. 여러분의 프로젝트에 어떻게 적용할 수 있는지 확인해 보세요.
플립플롭은 일종의 내장 메모리를 가진 순차 논리 회로입니다. 따라서 현재 입력, 이전 입력, (또는) 이전 출력의 데이터를 시스템 실행에 활용할 수 있습니다.
이 회로는 여러 논리 게이트로 구성되어 두 개의 안정된 상태(논리 레벨 0 또는 1)를 가지므로, 플립플롭은 쌍안정 멀티바이브레이터입니다.
다양한 종류의 논리 게이트
출처: 위키미디어 커먼즈.
래치와 플립플롭 회로의 차이는 플립플롭이 에지 트리거(edge-triggered) 방식이라는 점입니다. 에지 트리거란 디지털 회로의 동작을 조정하는 제어 신호가 있음을 의미합니다. 이 제어 입력은 보통 전용 클럭 신호로, 이를 통해 동기식 시스템이 됩니다.
반면 래치 회로는 레벨 트리거(level-triggered) 방식으로, 입력이 변하면 출력이 바뀔 수 있습니다. 클럭 펄스나 클럭 이벤트로 활성화되지 않으므로 비동기식 시스템입니다.
래치는 플립플롭 회로의 필수 요소이며, 전원 장애 시 데이터를 잃는 휘발성 메모리 요소라는 점도 알아두세요.
회로 설계와 진리표가 다른 네 가지 플립플롭 유형이 있습니다.
SR 플립플롭은 S(Set)와 R(Reset) 입력에서 이름이 유래했습니다.
교차 결합 NAND 게이트를 사용한 클럭 방식 SR 플립플롭 회로.
출처: 위키미디어 커먼즈.
네 가지 중 가장 흔히 쓰이며 회로가 가장 간단하고 SR 래치와 유사한 진리표를 가집니다.
SR 래치 진리표.
JK 디지털 회로는 S와 R이 동시에 하이(High) 상태가 되지 않게 하여 SR 플립플롭의 설계를 개선했습니다. 이로써 금지 상태(forbidden state) 가능성을 제거했습니다.
NAND 게이트를 사용한 JK 플립플롭 회로.
출처: 위키미디어 커먼즈.
다음과 같은 진리표를 가집니다.
JK 플립플롭 진리표.
"데이터(Data)" 또는 "지연(Delay)" 플립플롭이라고도 하며, 한 개의 입력 핀(D)을 가진 1비트 메모리 셀입니다. 레지스터와 카운터 제작에 가장 널리 쓰입니다.
NOT 게이트와 4개의 NAND 게이트를 사용한 D 플립플롭 회로.
출처: 위키미디어 커먼즈.
회로 출력은 클럭의 상승 에지에서만 변경되어 다음과 같은 진리표를 가집니다.
D 플립플롭 진리표.
T 플립플롭은 JK 플립플롭의 두 입력을 연결해 T 입력을 만든 단일 입력 버전입니다. T는 토글(Toggle)을 의미하며, 회로가 자신의 상태를 반전시킬 수 있음을 뜻합니다.
NAND 게이트를 사용한 T 플립플롭 회로
출처: 위키미디어 커먼즈.
다음과 같은 진리표를 가집니다.
T 플립플롭 진리표.
논리 게이트는 플립플롭의 주요 요소지만, 전자 회로에서 논리를 표현하는 모델일 뿐입니다. 실제 전기 회로는 전류 흐름을 제어하기 위해 교차 결합된 부품들을 포함합니다. 진리표의 값은 이진 숫자 1(고전압) 또는 0(저전압)을 나타냅니다.
트랜지스터, 저항, 커패시터 같은 부품이 포함되며, 가장 일반적인 세 가지 회로 제작 방법을 소개합니다.
다른 일반 플립플롭과 마찬가지로 1비트 데이터를 저장하며, 세트/리셋 입력 세트와 상태를 안정적으로 유지하는 피드백 루프를 가집니다.
트랜지스터(NPN) 외에 다이오드 2개, 커패시터 2개, 저항 6개, LED가 필요합니다.
단일 트랜지스터 플립플롭 회로도.
위 회로도에서 C2에 전원 전압을 인가해 회로를 세트할 수 있습니다. 이 5V 펄스가 트랜지스터 베이스 전압을 높여 클럭 신호를 증폭시킵니다. C1과 D1이 출력 신호를 정류해 DC 전압이 C2에 나타납니다.
양의 피드백 루프가 플립플롭을 ON 상태로 유지합니다. D2는 트랜지스터 포화(과전류)를 방지해 지속적인 ON 상태로 인한 피드백 신호 손실을 막습니다.
회로를 끄려면 C2를 방전시키거나 잠시 클럭 신호를 제거하세요. 클럭 신호를 다시 연결해도 6.8kΩ, 3.3kΩ 저항과 커패시터 C2가 높은 입력을 크게 감쇠시키므로 플립플롭은 OFF 상태를 유지합니다.
D 타입 플립플롭 회로는 게이트된 D 래치를 기본 배선으로 하고 클럭 회로를 추가해 에지 트리거 방식 D 플립플롭으로 만듭니다.
D 플립플롭 트랜지스터 회로도.
도면 하단의 트랜지스터, 커패시터, 세 저항으로 클럭 메커니즘을 구성합니다.
외부 클럭이 베이스 전압을 제공하며, 트랜지스터는 양의 베이스 전압이 있을 때만 입력 데이터를 전달합니다.
저항 R6과 커패시터 C1이 사각파 클럭 신호를 날카로운 스파이크 신호로 변환해 상승 에지를 검출합니다.
전체적으로 래치 부분은 두 트랜지스터와 네 저항으로 구성되며, 클럭 부분을 통해 입력 전류가 래치 트랜지스터로 향합니다.
출력 Q가 논리 0일 때 클럭 핀과 데이터 입력 핀에 양의 신호를 인가하면 저장된 데이터/상태가 1로 바뀝니다.
클럭 입력이 트랜지스터 베이스를 충전하고 베이스-컬렉터 접합을 순방향 바이어스시킵니다. 따라서 양의 데이터 입력 신호가 들어오면 바텀에서 컬렉터로, 다시 래치로 작은 전류가 흐릅니다.
이 전류가 래치를 트리거해 Q에서 상태를 1로 변경합니다. 논리 0을 적용하려면 데이터 입력 핀을 접지하면 Q가 0으로 돌아가며 이 비트를 저장합니다.
토글 플립플롭은 데이터 플립플롭과 매우 유사하지만, 데이터 입력 핀 대신 상보 출력 Q'에서 신호를 받습니다.
T 플립플롭 트랜지스터 회로도
출력이 하이일 때 데이터 입력을 로우로, 출력이 로우일 때 데이터 입력을 하이로 만드는 것이 목표입니다. 따라서 Q'가 핵심입니다.
하지만 이산 회로에서는 트랜지스터 베이스를 컬렉터에 연결하는 것과 동등해 동작하지 않습니다. 이 문제는 직렬로 연결된 추가 커패시터 C2와 출력 Q에 연결된 저항 R8을 도입해 해결합니다.
커패시터가 입력과 출력 신호 사이에 지연을 만들고 저항이 커패시터를 방전시킵니다. 이 두 부품이 트랜지스터 출력이 예상대로 동작하며 상태를 지속적으로 전환하게 합니다.
결론적으로 트랜지스터 플립플롭은 내장 메모리 기능 덕분에 대부분의 전자 및 컴퓨터 회로의 기본 구성 요소입니다.
프로젝트에 이런 회로가 필요하다면 위에서 설명한 부품을 구매해 직접 제작하는 것이 더 저렴합니다.
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