고속 디지털 PCB 임피던스 제어 마스터하기

임피던스 제어 기술은 고속 디지털 회로 설계에서 매우 중요하며, 고속 PCB 우수 성능 보장 위해 효과적 방법 채택 필수.

PCB 상 고속 회로 전송선 임피던스 계산 및 제어

전송선 등가 모델

그림 1은 PCB 전송선 등가 효과: 직렬·병렬 저항, 커패시터, 인덕터 포함 구조(RLGC 모델).

직렬 저항 대표값 0.25~0.55Ω/ft, 병렬 저항 값 보통 매우 높음. PCB 전송선에 기생 저항·커패시턴스·인덕턴스 추가 시 전체 임피던스 = 특성 임피던스(Z₀). 선경 대·전원 그라운드 근접·유전율 높을 때 Z₀ 값 상대적 작음. 그림 3 길이 dz 전송선 등가 모델 기반 특성 임피던스 유도 공식: (수식 참조). L: 전송선 단위 길이 인덕턴스, C: 단위 길이 커패시턴스.

PCB 전송선 임피던스·지연 계산 공식

PCB 전송선	임피던스·지연 계산 공식

수식에서 Z₀: 임피던스(Ω), W: 선폭(inch), T: 선 두께(inch), H: 그라운드까지 거리(inch), εᵣ: 기판 상대 유전율, t_PD: 지연 시간(ps/inch).

전송선 임피던스 제어 레이아웃 규칙

위 분석 결과 임피던스 단위 지연과 신호 지연은 신호 주파수와 무관하나 보드 구조, 기판 상대 유전율, 배선 물성 관련. 이 결론은 고속 PCB 이해와 설계에 극히 중요. 핵심 라인 레이아웃 배치 시 외층 신호 전송선 전송 속도가 내층보다 훨씬 빠름 고려 필수.

임피던스 제어는 신호 전송 구현 필수 전제. 하지만 보드 구조와 전송선 임피던스 계산 공식에 따르면 선폭·배선 특성 불변 시 임피던스는 PCB 재료·층 구조에만 의존 → 동일 라인 다른 층에서도 임피던스 불변. 이는 고속 회로 설계서 불허.

고밀도 고속 PCB 설계 예시: 보드 대부분 신호 임피던스 요구. 예: CPCI 신호선 65Ω, 차등 신호 100Ω, 기타 신호 50Ω. PCB 배선 공간 고려 최소 10층 배선 필요, 16층 설계안 결정.

전체 보드 두께 2mm 초과 불가 조건에서 스택업 난제 존재:

1. 각 신호층 인접 이미지 플레인 보유로 임피던스·신호 품질 보호.
2. 각 전원층 인접 완전 그라운드층으로 전원 성능 보장.
3. 보드 스택업 균형 유지, 휨 방지.

매체 유전율 4.3 설정. 위 스택업 설계 기반 계산 결과 따라 선폭·선간 거리 설정으로 신호 임피던스 요건 충족. 선폭 결과:

1. 표면층 신호선 폭 5mil, 임피던스 58.7Ω
2. 표면층 CPCI 신호선 폭 4.5mil, 임피던스 61.7Ω
3. 내층 신호선 폭 4.5mil, 임피던스 50.2Ω
4. 내층/표면층 BGA 영역 선폭 4mil, 표면층 임피던스 64.6Ω, 내층 52.7Ω
5. 내층 마이크로스트립 차등선 폭 5mil, 선간 거리 6mil, 임피던스 100.54Ω
6. 내층 스트립라인 차등선 폭 4.5mil, 선간 거리 10mil, 임피던스 96.6Ω

선간 거리 설정:

1. 표면층 신호선(5mil) 간 거리 5.0mil
2. 표면층 CPCI 신호선(4.5mil) 간 거리 9.0mil
3. 내층 신호선(4.5mil) 간 거리 7.0mil
4. 표면층-내층 간 거리 4.0mil
5. 내층 차등 신호선 간 및 타 신호선과 거리 최소 25mil 유지
6. 표면층 차등 신호선 간 및 타 신호선과 거리 최소 20mil 유지

PCB 제작 후 POLAR-Cits500 임피던스 테스터로 테스트 보드 임피던스 측정, 결과 표 참조. 데이터상 고속 PCB 설계·제작 시 임피던스 50Ω±10%, 60Ω±10%, 100Ω±10% 범위 내 제어 필수.

사전 설정 임피던스(Ω)	실제 임피던스(Ω)
50	47.52~52.33
60	57.65~61.35
100	93.65~106.35

LVDS 및 PCB 상 임피던스 제어

LVDS

LVDS(Low Voltage Differential Signaling)는 고속 직렬 신호 전송 레벨로 고전송 속도, 저전력 소비, 강한 내간섭성, 장거리 전송, 매칭 용이 장점. 적용 분야: 컴퓨터, 통신, 소비가전.

LVDS 임피던스 설계

LVDS 전압 스윙 350mV, 최장 전송 거리 10m 이상. 신호 전송 중 반사 신호 영향 방지 위해 전송선 임피던스 제어 필수: 단일 선 임피던스 50Ω, 차등 임피던스 100Ω. 실무: 합리적 스택업 두께·매체 파라미터 설정, 선폭·선간 거리 조정, 고속 시뮬레이션 분석 툴로 단일/차등 라인 임피던스 계산.

하지만 단일 선 임피던스와 차등 임피던스 동시 충족 종종 어려움. 한편: 선폭 W, 선간 거리 S 조정 범위 물리적 설계 공간 제약. 예: BGA/DIP 마진 커넥터 배선·선폭 패드 크기·거리 영향. 다른 한편: W, S 변경이 단일/차등 임피던스 결과 영향. 현재 사전 설정 선폭·선간 거리 관계 파악 용이.

LVDS 배선 규칙

일반적으로 차등 신호 배선은 임피던스 설계 규칙 준수 → LVDS 품질 보장. 실무 배선 시 LVDS 다음 규칙 준수:

1. 차등 쌍 최대한 짧게, 직선, 관통 홀 최소화. 차등 쌍 내 선간 거리 동일. 장거리 배선·다수 코너 회피. 코너 시 45° 사용(90° 금지).
2. 차등 쌍 간 거리 10배 이상 유지로 크로스토크 감소. 필요 시 차등 쌍 사이 그라운드 관통 홀 배치로 격리.
3. LVDS 표면 분할 금지. 두 차등 신호 상호 리턴 경로이나 표면 분할로 리턴 경로 차단 불가. 단, 이미지 플레인 부재로 전송선 임피던스 불연속 가능.
4. 차등 신호 층간 이동 피하기. 제조 시 층간 스택업 정합 정밀도 동일 층 에칭 정밀도보다 훨씬 낮음 + 스택업 중 매체 손실 → 차등 쌍 간 차등 임피던스 변화.
5. 임피던스 설계 시 커플링 방식 사용.
6. 적절한 PCB 스택업 구조로 전압 레벨 신호와 LVDS 격리 보장. 가능하면 고속 TTL/CMOS 등 신호 다른 층 배치, 그라운드/전원층으로 LVDS 배선 격리.
7. 차등 신호 쌍 배선 길이 호환 유지.

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