원자 규모의 반도체 칩 - 한계를 뛰어넘다

거의 60년에 걸쳐 만들어진 정보화 시대는 인터넷, 스마트폰, 번개처럼 빠른 컴퓨터를 세상에 제공했습니다. 이를 가능하게 하는 것은 약 2년마다 컴퓨터 칩에 패킹할 수 있는 트랜지스터의 수를 두 배로 늘려 현재 손톱 크기의 칩에 맞는 수십억 개의 원자 규모 트랜지스터를 발생시킵니다. 이러한 "원자 규모"의 길이는 너무 작아서 개별 원자를 보고 셀 수 있습니다.

이 배가 이제 물리적 한계에 빠르게 접근함에 따라 미국 에너지부(DOE)의 프린스턴 플라즈마 물리학 연구소(PPPL)는 프로세스를 확장하고 훨씬 더 유능하고 효율적이며 비용 효율적인 생산을 위한 새로운 방법을 개발하기 위한 업계의 노력에 합류했습니다. 작은 조각. 실험실 과학자들은 이제 전세계 칩 제조 장비 공급업체인 Lam Research Corp.과의 협력 연구 개발 계약(CRADA)에 따른 첫 번째 PPPL 연구에서 모델링을 통해 원자 규모 칩 제조의 핵심 단계를 정확하게 예측했습니다. .

"이것은 전체 프로세스에서 하나의 작은 조각이 될 것"이라고 저온 플라즈마 표면 상호 작용에 대한 부소장이자 Journal of Vacuum Science &Technology의 연구 결과를 요약한 논문의 공동 저자인 David Graves 교수가 말했습니다. B . 모델링을 통해 얻은 통찰력은 "모든 종류의 좋은 일로 이어질 수 있으며 이것이 랩에서의 이러한 노력이 어느 정도 약속된 이유입니다."라고 그는 말했습니다.

수축이 더 이상 지속될 수는 없지만 "완전히 끝나지는 않았습니다."라고 그는 말했습니다. “산업계는 혁신적인 새로운 프로세스를 개발하기 위해 주로 경험적 방법을 사용하는 데 성공했지만 더 깊은 기본 이해는 이 프로세스를 가속화할 것입니다. 기초 연구에는 시간이 걸리고 전문 지식이 필요한 산업이 항상 있는 것은 아니다”라고 말했다. "이는 실험실에서 작업을 수행할 강력한 인센티브를 제공합니다."

PPPL 과학자들은 한 번에 하나씩 표면에서 단일 원자층을 제거하는 것을 목표로 하는 점점 더 중요한 제조 단계인 "원자층 에칭"(ALE)이라고 불리는 것을 모델링했습니다. 이 프로세스는 사람 머리카락보다 수천 배 더 얇은 임계 치수를 가진 복잡한 3차원 구조를 실리콘 웨이퍼의 필름으로 에칭하는 데 사용할 수 있습니다.

PPPL의 박사후 연구원이자 저널 논문의 주저자인 Joseph Vella는 "시뮬레이션은 기본적으로 첫 번째 단계로 실험에 동의했으며 원자 규모 에칭을 위한 ALE 사용에 대한 이해를 향상시킬 수 있습니다."라고 말했습니다. 향상된 이해를 통해 PPPL은 ALE 동안 발생한 표면 손상 정도와 거칠기 정도와 같은 것을 조사할 수 있게 될 것이며 "이 모든 것은 원자층 에칭에 대한 근본적인 이해를 구축하는 것으로 시작됩니다."

이 모델은 원자 규모에서 실리콘 에칭 프로세스를 제어하기 위해 염소 가스와 아르곤 플라즈마 이온의 순차적 사용을 시뮬레이션했습니다. 플라즈마(이온화된 가스)는 자유 전자, 양전하를 띤 이온 및 중성 분자로 구성된 혼합물입니다. 반도체 소자 공정에 사용되는 플라즈마는 핵융합 실험에 사용되는 초고온 플라즈마와 달리 상온에 가깝습니다.

"Lam Research의 놀라운 경험적 발견은 이온 에너지가 우리가 시작한 것보다 상당히 높을 때 ALE 프로세스가 특히 효과적이라는 것이었습니다."라고 Graves가 말했습니다. "이것이 시뮬레이션의 다음 단계가 될 것입니다. 이온 에너지가 훨씬 더 높을 때 무슨 일이 일어나고 그것이 왜 그렇게 좋은지 이해할 수 있는지 확인하는 것입니다."

그는 앞으로 “반도체 산업 전반에서 사용할 재료와 소자의 종류에 대한 대대적인 확장을 고려하고 있으며, 이 확장도 원자 수준의 정밀도로 처리해야 할 것”이라고 말했다. "미국의 목표는 중요한 산업 문제를 해결하기 위해 과학을 사용하여 세계를 이끄는 것이며 우리의 작업도 그 일부입니다."