높은 PSRR의 나노스케일 저전력 무저항 전압 레퍼런스

소개

전압 레퍼런스는 의료 전자, 전력 관리, 무선 환경 센서 및 통신 회로에 널리 사용되는 전자 시스템의 핵심 모듈 중 하나입니다. 기술 발전과 함께 전자 시스템의 공급 전압이 지속적으로 감소함에 따라 나노 스케일 기술을 사용한 저전력 기준 전압에 대한 요구 사항이 크게 증가하고 있습니다[1, 2].

기존의 기준 전압은 V의 가중치 합인 밴드갭 기준(BGR) 회로를 기반으로 합니다. _BE 및 열 전압 [3, 4]. 그러나 V의 비선형 온도 거동으로 인해 _BE , BGR의 정밀도를 향상시키기 위해 곡률 보상 접근법을 사용하는 것이 필수적입니다[5, 6]. BGR의 또 다른 단점은 전력 소모입니다. V _BE 공급 전압을 절대적으로 제한하는 프로세스 개선으로 축소되지 않고 약 0.7 V입니다. 이로 인해 BGR은 저전압 및 나노 규모 애플리케이션에 적합하지 않습니다.

저전력 작동을 달성하기 위해 MOS 전용 하위 임계값 기준 전압이 점진적으로 채택됩니다[7,8,9,10]. 약한 반전 영역의 트랜지스터는 매우 작은 전류를 사용하는 저전력 애플리케이션에서 고유한 이점을 가지므로 상대 전압 기준의 전력 소비를 효과적으로 줄일 수 있습니다. 또한 MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)의 특성은 공정 개선과 일치하기 때문에 MOSFET 기반 전압 레퍼런스는 첨단 기술에 더 적합합니다. 또한 저전력 애플리케이션에서는 저항기 사용을 피해야 합니다. 기준 전압의 전류는 일반적으로 저항 값에 반비례하므로 낮은 전력 손실은 높은 저항 저항을 의미하며[10], 이는 큰 칩 영역을 차지하는 큰 노이즈를 유발할 수 있습니다.

PSRR(Power Supply Rejection Ratio)은 전압 레퍼런스의 또 다른 중요한 매개변수입니다. PSRR을 개선하기 위한 기존 솔루션은 추가 증폭기[11], 긴 채널 트랜지스터[12], 캐스코드 구조 및 추가 이득 스테이지[13]와 같은 칩 면적과 전력 소비를 희생합니다.

위에서 언급한 문제를 극복하기 위해 나노 스케일 프로세스와 같은 첨단 기술에 적합한 높은 PSRR을 갖는 나노와트 MOSFET 기반 저항기 없는 서브임계 전압 레퍼런스가 이 요약에서 제안됩니다. 제안된 전압 레퍼런스에는 PSRR 향상을 위한 자기 바이어스 MOSFET 전압 분배기가 채택되어 임계 전압 특성을 포함하는 양의 온도 계수(TC) 전류를 생성할 수 있습니다. 전류는 전체 기준 전압에 대한 바이어스 전류 역할을 합니다. 또한, 바이어스 전류에 내장된 임계 전압은 논문에서 서로 다른 임계 전압을 갖는 MOSFET에 바이어스 전류를 주입하여 재현합니다. 제안된 방법으로 델타 문턱 전압(∆V _TH ) 크게 감소된 음의 TC가 얻어진다. 또한 절대온도에 대한 가중비례(PTAT) 항목도 구하며, ∆V의 가중합 _TH PTAT 전압이 동시에 구현됩니다. 두 개의 서로 다른 임계 전압의 상호 TC 제거로 인해 온도 보상을 위해 필요한 PTAT 전압을 크게 줄일 수 있습니다. 이 방법으로 MOSFET 전용 저항이 없는 전압 레퍼런스는 저소비 전력으로 컴팩트한 구조로 구현됩니다.

메소드

그림 1과 같이 제안하는 전압 레퍼런스는 스타트업 회로, 자기 바이어스 전류 발생기 및 V _참조 생성 회로. 모든 n채널 MOSFET은 중간 임계 전압 N형 금속 산화물 반도체(mvt NMOS)입니다. MP4는 고 문턱 전압 트랜지스터 P형 금속 산화물 반도체(hvt PMOS)이고 다른 p-채널 MOSFET은 중간 문턱 전압 PMOS(mvt PMOS)입니다. 그림 1에 표시된 모든 트랜지스터는 시동 회로의 트랜지스터를 제외하고 하위 임계값 영역에서 작동합니다.

제안된 전압 레퍼런스의 개략도

시동 회로

시동 회로는 MP5, MP6 및 MN4로 구성됩니다. 전원 켜기 단계의 시작에서 MP6의 게이트 전위는 낮고 MP6이 켜집니다. MP6에 의해 생성된 전류는 MN1 및 MN2의 게이트 전위를 상승시키고 전체 회로가 작동하기 시작합니다. 동시에 MP5는 시동 커패시터 MN4를 충전합니다. MN4의 충전 절차를 통해 트랜지스터 MP6이 점차적으로 꺼지므로 추가 전력 소모 없이 시동 회로가 제안된 기준 전압의 코어에서 분리됩니다. 이 방법을 통해 제안된 전압 레퍼런스는 변질점을 피하면서 원하는 동작점에서 작동할 수 있다.

자기 편향 전류 생성기

그림 1의 중간 부분은 MOSFET 전용 전압 분배기를 기반으로 하는 자체 바이어스 전류 생성기입니다. 전체 전압 기준에 대해 양의 TC를 갖는 바이어스 전류가 NMOS의 중간 임계 전압과 관련된 이 부분에서 생성됩니다. 제시된 바이어스 전류의 고유한 특성은 제안된 전압 레퍼런스를 편리한 방식으로 구현하기 위해 채택되었으며 "방법" 섹션에서 분석됩니다.

subthreshold 영역에 있는 트랜지스터의 전압 전류 특성과 관련하여 subthreshold에 있는 트랜지스터의 드레인 전류는 V에 거의 독립적이 됩니다. _DS V와 함께 _DS> 4V _T , 여기서 V _T =kT/q 열 전압, k 볼츠만 상수, q 는 기본 요금이고 T 절대온도이다. 따라서 전류는 다음과 같이 표현할 수 있습니다.

여기서 S =W/L 종횡비, m 하위 임계값 기울기 계수, V _TH 는 임계 전압이고 I _SQ 특정 전류를 나타내며 다음과 같이 표시됩니다.

여기서 μ 는 캐리어 이동성 및 C _OX 는 단위 면적당 산화물 커패시턴스입니다.

따라서 MN1, MN2 및 MN3으로 구성된 MOSFET 전용 전압 분배기를 통한 전류는 다음과 같이 표현될 수 있습니다.

나 _SQN NMOS 및 V의 특정 전류 _THN NMOS의 임계 전압입니다.

MN2와 MN3의 화면비가 같기 때문에 I _{D_MN2} =나 _{D_MN3} , V _{GS_MN2} =V _{GS_MN3} 보장됩니다. 이것은 V를 _{GS_MN1} =2V _{GS_MN2} . 게다가, PMOS 트랜지스터는 전류 미러를 형성하고 전류 비율 K를 정의합니다. ₁ =S _MP1 /S _MP2 및 K ₂ =S _MP3 /S _MP2 . MN1과 MN2 사이의 드레인 전류 관계는 다음과 같이 표현할 수 있습니다.

Eqs와 결합 (3)–(6), V _{GS_MN2} 그리고 나 _{D_MN2} 다음으로 제공할 수 있습니다.

분석의 편의를 위해 Eq. (8)은 다음과 같이 축약될 수 있습니다.

여기서 a =S _MN2 μ _{n 0} C _OX (m − 1)(k/q ) ² 및 b = ln(케이 ₁ S _MN2 /S _MN1 ) 온도와 무관합니다. μ _{n 0} 캐리어 이동성의 온도 독립적인 요소이며 n ₁ 캐리어 이동도의 절대 온도 지수 항으로, 일반적으로 약 1.5입니다.

식과 같이 (9), 임계 전압 V _THN 절대 온도(CTAT)에 대해 상보적이며 열 전압 V _T 절대 온도(PTAT)에 비례합니다. 온도가 증가함에 따라 V _THN /(mV _T )가 감소하여 바이어스 전류의 양의 전류 특성이 향상됩니다.

이 방법에 의해 NMOS 문턱 전압의 특성을 지닌 MOSFET 전용 구조에 의해 양의 TC 바이어스 전류가 달성됩니다.

V _참조 회로 생성

V _참조 생성 회로는 그림 1의 오른쪽에 표시되며 MP3 및 MP4라는 두 개의 트랜지스터로만 구성됩니다. 하위 임계값 영역 작업으로 인해 나 _{D_MP4} 다음과 같이 쓸 수 있습니다.

나 _SQP PMOS의 특정 전류 및 V _THP V입니다. _TH PMOS의.

나는 이후로 _{D_MP4} =K ₂ 나 _{D_MN2} , NMOS 문턱 전압의 특성, V _THN , 출력 노드로 전송될 수 있으며 PMOS 임계 전압, V의 특성과 중첩될 수 있습니다. _THP . 식에서. (8) 및 (10), V _참조 다음과 같이 쓸 수 있습니다.

식의 처음 두 항목에서 볼 수 있듯이 (11), 델타 임계 전압이 구현됩니다. V 이후 _TH =V _TH0 − βT , 여기서 V _TH0 는 0 K 및 β에서의 임계 전압입니다. 는 임계값 전압의 TC이고 생성된 델타 임계값 전압은 |βV로 크게 축소된 TC로 절대 온도(CTAT) 전압에 상보적입니다. _THP |> βV _THN . 게다가, 두 개의 추가 PTAT 전압이 동시에 실현되고 Eq의 마지막 두 항목에 표시됩니다. (11), 델타 임계 전압의 감소된 TC를 취소하기 위해 채택되었습니다. 따라서 복잡한 구조 없이 압축된 온도 안정 기준 전압을 얻을 수 있으며 이는 |V에서 안정적입니다. _THP0 | − V _THN0 .

이전 분석을 기반으로 이 백서에서는 코어에 3개의 분기만 필요한 저전력 MOSFET 전용 전압 레퍼런스가 구현됩니다. 자체 바이어스 전류 소스의 고유한 특성으로 1개의 다이오드 연결 PMOS를 채택하여 수축된 TC, PTAT 전압 생성기 및 가중 합산으로 CTAT 전압을 동시에 달성합니다. 또한 제안된 구조는 MOSFET만으로 구성되며 생성된 기준 전압은 델타 문턱 전압에 비례한다. 따라서 제안된 기준 전압은 보다 발전된 기술로 확장될 수 있는 나노 규모 기술을 사용하는 저전력 소비 애플리케이션에 더 적합합니다.

제안 전압 레퍼런스의 PSRR

PSRR 성능을 설명하기 위해 공급 전압 노이즈에서 V로의 경로 _참조 및 해당 등가 기능 다이어그램은 그림 2에 나와 있습니다.

공급 전압 노이즈의 경로

그림 2를 기반으로 경로 3의 소신호 모델은 그림 3과 같으며 다음 방정식을 얻을 수 있습니다.

경로 3의 소신호 모델

식에서 (12), 경로 3을 통해 노드 A에 대한 공급 노이즈의 표현은 다음과 같이 주어질 수 있습니다.

하위 임계값 영역에서 작동하는 트랜지스터의 트랜스컨덕턴스는 g입니다. _m =나 _D /mV _T . 따라서 g의 관계는 _m,MP1 그리고 g _m,MN1 동일한 전류로 g로 주어질 수 있습니다. _m,MP1 =g _m,MN1 . 그런 다음 식. (13) 다음과 같이 단순화할 수 있습니다.

노드 B도 경로 1을 통해 노드 A에 영향을 주지만 효과는 경로 3과 반대이며 다음과 같이 표현할 수 있습니다.

V를 위해 _A =2V _GS,MN2 , 경로 2의 이득은 다음과 같이 주어집니다.

v의 효과 _dd 노드 B에서 경로 4를 통해 다음과 같이 작성할 수 있습니다.

그림 2의 노드 A에서 노드 B까지 다음과 같은 두 가지 추가 방정식을 얻을 수 있습니다.

식(18)과 (19)에 따르면 V에서의 잡음은 _나 다음으로 제공할 수 있습니다.

제안된 자체 바이어스 전류 소스의 도움으로 전류 생성기 부분 B의 출력 노드는 공급 전압의 소신호 변동을 추적할 수 있으며, 이는 전체 기준 전압의 PSRR 개선에 도움이 됩니다. 피>

유사한 방법으로 경로 5와 경로 6의 공급 잡음 이득은 Eqs로 나타낼 수 있습니다. (21) 및 (22) 각각:

그림 2와 같은 기준 발생기의 잡음 경로 연결 관계를 고려하면 기준 전압 V에서 전원 잡음의 영향 _참조 , 경로 5 및 경로 6에 의해 결정될 수 있습니다.

V를 위해 _DS> 4V _T , 식의 지수 항. (23)은 매우 큽니다. 이는 V로 PSRR 성능을 크게 향상시킵니다. _DS,MP3 증가. 제안된 디자인에서 최소 V _DS,MP3 200 mV 이상이면 공급 전압의 변화가 V에 거의 영향을 미치지 않습니다. _참조 . 따라서 제안된 구조는 우수한 PSRR 성능을 갖는다.

결과 및 토론

전압 레퍼런스는 65nm CMOS 공정으로 구현되며 레이아웃은 그림 4에 나와 있으며 0.00182mm ² 활동 영역.

<그림>

제안된 회로의 레이아웃

그림 5는 27 °C에서 제안된 기준 전압의 라인 레귤레이션을 보여줍니다. 그림 5와 같이 최소 공급 전압은 350 mV까지 낮을 수 있으며 생성된 기준 전압은 V입니다. _참조 , 약 148 mV입니다. 라인 감도(LS)는 1.8 mV/V입니다.

<그림>

V의 파형 _참조 대 공급 전압

V의 온도 성능 _참조 350 mV 공급 전압의 경우 그림 6에 나와 있습니다. V의 TC _참조 − 30에서 80 °C까지 28 ppm/°C입니다. V _참조 − 15 °C 이하 및 25 °C 이상에서는 양의 온도 특성을 나타내는 반면 중온 영역에서는 음의 온도 특성을 나타냅니다.

<그림>

V의 온도 의존성 _참조

그림 7은 350 mV 공급 전압에서 전류 소비 대 온도를 보여줍니다. 전류는 양의 TC를 나타냅니다. 실온에서 소비 전력은 약 2.28nW입니다.

<그림>

전류 소비 대 온도

그림 8은 27 °C, 350 mV 공급 전압에서 PSRR의 결과를 보여줍니다. 여기서 출력 필터 커패시터가 없는 PSRR은 최대 100 Hz에서 53 dB 이상입니다. 위에서 언급했듯이 PSRR 성능은 공급 전압이 증가함에 따라 더욱 향상될 수 있으며, 이는 그림 8과 같은 PSRR이 제안된 전압 레퍼런스의 최악의 경우임을 의미합니다.

<그림>

제안된 전압 레퍼런스의 PSRR

트리밍되지 않은 V 분포 _참조 27 °C에서 100개의 샘플이 있는 것은 그림 9에 나와 있습니다. V의 평균값과 표준편차 _참조 는 각각 147 mV 및 3.97 mV이며 스프레드(σ/μ)는 2.7%입니다.

<그림>

트리밍되지 않은 V 분포 _참조

표 1은 제안된 기준 전압의 특성을 요약하고 이전에 보고된 일부 기준 전압과 비교합니다.

결론

높은 PSRR을 갖는 저항이 없는 저전력 전압 레퍼런스가 나노스케일 애플리케이션에 적합하고 보다 진보된 프로세스로 확장될 수 있는 것으로 제시된다. MOSFET 전압 분배기를 기반으로 하는 자체 바이어스 전류 소스의 도움으로 필요한 CTAT 전압, PTAT 전압 및 가중 합산을 컴팩트한 구조에서 동시에 실현할 수 있습니다. 또한 CTAT 전압으로 델타 임계 전압이 선택되어 음의 TC가 크게 감소합니다. 이것은 또한 필요한 PTAT 전압 값을 축소합니다. 따라서 공급 전압 및 전류 소비를 낮출 수 있습니다. 모든 부품은 SOC와 같은 전력에 민감한 고집적 애플리케이션에서 우선 순위를 차지하는 MOSFET으로만 구성됩니다.

약어

BGR:

밴드갭 참조

CTAT:

절대 온도에 대한 보완

hvt:

높은 임계 전압

LS:

라인 감도

mvt:

중간 임계값 전압

PSRR:

전원 공급 거부 비율

PTAT:

절대 온도에 비례

TC:

온도 계수

가시 영역의 모든 유전체 메타표면을 기반으로 하는 효율적인 편광 빔 스플리터 그래핀이 장착된 메타물질 흡수체를 위한 결합 공명 강화 변조