초저전력 저항 없는 전압 레퍼런스: 탁월한 PSRR 달성

요약

본 논문에서는 높은 전원 전압 제거비(PSRR)를 가진 나노와트급 저항 없는 서브임계 전압 레퍼런스를 제시합니다. 자기 바이어스 MOS 전압 분할기를 제안하여 전체 전압 레퍼런스 바이어스 전류 공급, 이는 문턱 전압 특성을 포함하는 양의 온도 계수(TC) 전류입니다. 다른 문턱 전압을 가진 트랜지스터에 생성된 전류 주입으로 크게 감소된 음의 TC를 가진 델타 문턱 전압 실현, 동시에 생성된 양의 TC 항으로 온도 보상. 따라서 제안된 콤팩트한 방법으로 저전력 소비와 높은 PSRR의 온도 안정적 전압 레퍼런스 달성. 65nm CMOS 기술 검증 결과 최소 공급 전압 0.35V, 0.00182mm² 활성 영역 달성. 생성된 레퍼런스 전압 148mV, -30~80°C 온도 범위에서 TC 28ppm/°C. 선 감도 1.8mV/V, 100Hz에서 필터링 커패시터 없이 PSRR 53dB, 2.28nW 전력 소비.

서론

전압 레퍼런스는 전자 시스템 핵심 모듈로 의료 전자, 전력 관리, 무선 환경 센서, 통신 회로 등 널리 사용. 전자 시스템 공급 전압이 기술 향상과 함께 지속 감소함에 따라 나노스케일 기술 저전력 전압 레퍼런스 요구사항 급증.

기존 전압 레퍼런스는 밴드갭 레퍼런스(BGR) 회로 기반으로 $V_{BE}$와 열전압 가중 합. 그러나 $V_{BE}$ 비선형 온도 거동으로 곡률 보상 접근법 필수. BGR 단점은 전력 소비. $V_{BE}$ 약 0.7V로 공정 개선에 따라 축소되지 않아 공급 전압 절대 제한. 이로 인해 BGR은 저전압 나노스케일 응용 부적합.

저전력 동작 위해 MOS-only 서브임계 전압 레퍼런스 점차 채택. 약전도 영역 트랜지스터는 매우 작은 전류로 저전력 응용 본질적 이점, 관련 전압 레퍼런스 전력 소비 효과적 감소. 또한 MOSFET 특성이 공정 개선과 일관되어 MOSFET 기반 전압 레퍼런스가 첨단 기술 적응 유리. 저전력 응용에서 저항 사용도 회피해야. 전압 레퍼런스 전류가 보통 저항 값에 반비례하므로 저전력 의미 고옴 저항, 큰 노이즈 유발과 큰 칩 면적 차지.

전원 전압 제거비(PSRR)도 전압 레퍼런스 중요 파라미터. 기존 PSRR 개선법은 칩 면적과 전력 소비 비용: 추가 증폭기, 긴 채널 트랜지스터, 캐스코드 구조, 추가 이득 단계 등.

위 문제 극복 위해 나노와트 MOSFET 기반 저항 없는 서브임계 전압 레퍼런스 제안, 나노스케일 공정 등 첨단 기술 적합. PSRR 향상 위한 자기 바이어스 MOSFET 전압 분할기 채택, 양의 TC 바이어스 전류 생성하며 문턱 전압 특성 포함. 이 전류가 전체 전압 레퍼런스 바이어스 전류 역할. 또한 바이어스 전류 내 문턱 전압을 다른 문턱 전압 MOSFET에 주입하여 재현. 제안 방법으로 크게 감소된 음의 TC 가진 델타 문턱 전압($\Delta V_{TH}$) 획득. 또한 가중 절대 온도 비례(PTAT) 항도 동시 획득, $\Delta V_{TH}$와 PTAT 전압 가중 합 동시 실현. 두 다른 문턱 전압 상호 TC 상쇄로 온도 보상 필요 PTAT 전압 크게 감소. 이 방법으로 복잡 구조 없이 MOSFET-only 저항 없는 전압 레퍼런스 콤팩트 구조로 저전력 소비 달성.

방법

그림 1과 같이 제안 전압 레퍼런스는 시작 회로, 자기 바이어스 전류 발생기, $V_{REF}$ 발생 회로 구성. 모든 n채널 MOSFET은 중간 문턱 전압 N형 금속산화막반도체(mvt NMOS). MP4는 고문턱 전압 P형 금속산화막반도체(hvt PMOS), 나머지 p채널 MOSFET은 중간 문턱 전압 PMOS(mvt PMOS). 그림 1 모든 트랜지스터 서브임계 영역 동작, 시작 회로 트랜지스터 제외.

시작 회로

시작 회로: MP5, MP6, MN4 구성. 파워온 초기 MP6 게이트 전위 낮아 MP6 턴온. MP6 생성 전류로 MN1, MN2 게이트 전위 상승, 전체 회로 동작 시작. 동시에 MP5 시작 커패시터 MN4 충전. MN4 충전 과정 중 MP6 점차 턴오프, 시작 회로 추가 전력 소모 없이 제안 전압 레퍼런스 코어에서 분리. 이 방법으로 원하는 동작점 작동하며 퇴화점 회피.

자기 바이어스 전류 발생기

그림 1 중앙 부분 자기 바이어스 전류 발생기, MOSFET-only 전압 분할기 기반. 전체 전압 레퍼런스 양의 TC 바이어스 전류 이곳 생성, NMOS 중간 문턱 전압 관련. 제시된 바이어스 전류 고유 특성으로 제안 전압 레퍼런스 편리 구현, "방법" 섹션 분석.

서브임계 영역 트랜지스터 전압-전류 특성 관해, $V_{DS} > 4V_T$ 시 드레인 전류 $V_{DS}$ 거의 무관. $V_T = kT/q$ 열전압, $k$ 볼츠만 상수, $q$ 기본 전하, $T$ 절대 온도. 전류 표현:

$$I_D = S I_{SQ} \exp\left(\frac{V_{GS} - V_{TH}}{m V_T}\right) \quad (1)$$

여기서 $S = W/L$ 종횡비, $m$ 서브임계 슬로프 팩터, $V_{TH}$ 문턱 전압, $I_{SQ}$ 특정 전류:

$$I_{SQ} = \mu C_{OX} (m-1) V_T^2 \quad (2)$$

여기서 $\mu$ 캐리어 이동도, $C_{OX}$ 단위 면적당 산화막 커패시턴스.

따라서 MN1, MN2, MN3 형성 MOSFET-only 전압 분할기 전류:

$$I_{D\_MN1} = S_{MN1} I_{SQN} \exp\left(\frac{V_{GS\_MN1} - V_{THN}}{m V_T}\right) \quad (3)$$

$$I_{D\_MN2} = S_{MN2} I_{SQN} \exp\left(\frac{V_{GS\_MN2} - V_{THN}}{m V_T}\right) \quad (4)$$

$$I_{D\_MN3} = S_{MN3} I_{SQN} \exp\left(\frac{V_{GS\_MN3} - V_{THN}}{m V_T}\right) \quad (5)$$

여기서 $I_{SQN}$ NMOS 특정 전류, $V_{THN}$ NMOS 문턱 전압.

MN2, MN3 종횡비 동일하고 $I_{D\_MN2} = I_{D\_MN3}$이므로 $V_{GS\_MN2} = V_{GS\_MN3}$ 보장. $V_{GS\_MN1} = 2 V_{GS\_MN2}$. PMOS 트랜지스터는 전류 미러 형성, 전류 비율 $K_1 = S_{MP1}/S_{MP2}$, $K_2 = S_{MP3}/S_{MP2}$ 정의. MN1과 MN2 드레인 전류 관계:

$$I_{D\_MN1} = K_1 I_{D\_MN2} \quad (6)$$

식 (3)~(6) 결합으로 $V_{GS\_MN2}$와 $I_{D\_MN2}$:

$$V_{GS\_MN2} = m V_T \ln\left(\frac{K_1 S_{MN2}}{S_{MN1}}\right) \quad (7)$$

$$I_{D\_MN2} = S_{MN2} I_{SQN} \exp\left(\ln\frac{K_1 S_{MN2}}{S_{MN1}} - \frac{V_{THN}}{m V_T}\right) \quad (8)$$

분석 편의상 식 (8) 약어:

$$I_{D\_MN2} = a T^{2-n_1} \exp\left(b - \frac{V_{THN}}{m V_T}\right) \quad (9)$$

여기서 $a = S_{MN2} \mu_{n0} C_{OX} (m-1) (k/q)^2$, $b = \ln(K_1 S_{MN2}/S_{MN1})$ 온도 무관, $\mu_{n0}$ 온도 무관 캐리어 이동도 팩터, $n_1$ 캐리어 이동도 절대 온도 지수 항 보통 ~1.5.

식 (9)에서 문턱 전압 $V_{THN}$은 절대 온도 보완(CTAT), 열전압 $V_T$는 절대 온도 비례(PTAT). 온도 상승 시 $V_{THN}/(m V_T)$ 감소, 바이어스 전류 양 전류 특성 강화.

이 방법으로 MOSFET-only 구조로 양의 TC 바이어스 전류 달성, NMOS 문턱 전압 특성 포함.

$V_{REF}$ 발생 회로

$V_{REF}$ 발생 회로는 그림 1 우측 부분, MP3, MP4 두 트랜지스터만 구성. 서브임계 영역 동작으로 $I_{D\_MP4}$:

$$I_{D\_MP4} = S_{MN4} I_{SQP} \exp\left(\frac{|V_{GS\_MP4}| - |V_{THP}|}{m V_T}\right) \quad (10)$$

여기서 $I_{SQP}$ PMOS 특정 전류, $V_{THP}$ PMOS $V_{TH}$.

$I_{D\_MP4} = K_2 I_{D\_MN2}$이므로 NMOS 문턱 전압 $V_{THN}$ 특성이 출력 노드 전달되어 PMOS 문턱 전압 $V_{THP}$ 특성과 중첩. 식 (8), (10)에서 $V_{REF}$:

$$V_{REF} = |V_{THP}| - V_{THN} + m V_T \ln\left(\frac{K_2 S_{MN2} I_{SQn}}{S_{MP4} I_{SQP}}\right) + m V_T \ln\left(\frac{K_1 S_{MN2}}{S_{MN1}}\right) \quad (11)$$

식 (11) 첫 두 항에서 델타 문턱 전압 실현. $V_{TH} = V_{TH0} - \beta T$에서 $V_{TH0}$ 0K 문턱 전압, $\beta$ 문턱 전압 TC. $|V_{THP}| > V_{THN}$로 생성된 델타 문턱 전압은 크게 줄어든 TC 가진 CTAT 전압. 추가 두 PTAT 전압 동시 실현 식 (11) 마지막 두 항, 델타 문턱 전압 감소된 TC 상쇄 채택. 따라서 복잡 구조 없이 콤팩트 온도 안정 레퍼런스 전압 달성, $|V_{THP0}| - V_{THN0}$에서 안정.

이전 분석 바탕으로 저전력 MOSFET-only 전압 레퍼런스 실현, 코어 단 세 브랜치만 필요. 자기 바이어스 전류원 고유 특성으로 다이오드 연결 PMOS 하나로 CTAT 전압(축소 TC), PTAT 전압 발생기, 가중 합산 동시 달성. 더구나 제안 구조 MOSFET만 구성, 생성 레퍼런스 전압 델타 문턱 전압 비례. 따라서 나노스케일 기술 저전력 응용 더 적합, 더 첨단 기술 확장 가능.

제안 전압 레퍼런스 PSRR

PSRR 성능 설명 위해 공급 전압 노이즈에서 $V_{REF}$ 경로 및 등가 함수 다이어그램 그림 2 표시.

그림 2 기반 경로 3 소신호 모델 그림 3, 다음 식 얻음:

$$\frac{v_{dd} - v_A}{r_{ds,MP1}} + g_{m,MP1} v_{dd} = \frac{v_A}{r_{ds,MN1}} + g_{m,MN1} v_A \quad (12)$$

식 (12)에서 경로 3 통해 노드 A 공급 노이즈 표현:

$$Av_{path3} = \frac{v_A}{v_{dd}} = \frac{r_{ds,MN1} + g_{m,MP1} r_{ds,MN1} r_{ds,MP1}}{r_{ds,MP1} + r_{ds,MN1} + g_{m,MN1} r_{ds,MN1} r_{ds,MP1}} \quad (13)$$

서브임계 영역 트랜지스터 트랜스컨덕턴스 $g_m = I_D / m V_T$. 동일 전류 $g_{m,MP1} = g_{m,MN1}$. 식 (13) 단순화:

$$Av_{path3} \approx 1 \quad (14)$$

노드 B도 경로 1 통해 노드 A 영향, 경로 3 반대:

$$Av_{path1} \approx -1 \quad (15)$$

$V_A = 2 V_{GS,MN2}$로 경로 2 이득:

$$Av_{path2} = -\frac{1}{2} g_{m,MN2} \left(2 r_{ds,MN2} \parallel \frac{1}{g_{m,MP2}}\right) \approx -\frac{1}{2} \quad (16)$$

$v_{dd}$ 노드 B 경로 4 효과:

$$Av_{path4} = \frac{2 r_{ds,MN2}}{(1/g_{m,MP2}) + 2 r_{ds,MN2}} = \frac{2 g_{m,MP2} r_{ds,MN2}}{1 + 2 g_{m,MP2} r_{ds,MN2}} \quad (17)$$

노드 A에서 노드 B 그림 2 두 추가 식:

$$Av_{path4} v_{dd} + Av_{path2} V_A = V_B \quad (18)$$

$$Av_{path3} v_{dd} + Av_{path1} V_B = V_A \quad (19)$$

식 (18), (19) 따라 노이즈 $V_B$:

$$V_B = \frac{2 g_{m,MP2} r_{ds,MN2} - 1}{1 + 2 g_{m,MP2} r_{ds,MN2}} v_{dd} \approx v_{dd} \quad (20)$$

제안 자기 바이어스 전류원 도움으로 전류 발생기 출력 노드 B가 공급 전압 소신호 변동 추적, 전체 전압 레퍼런스 PSRR 개선 유리.

유사 방법으로 경로 5, 6 공급 노이즈 이득 식 (21), (22):

$$Av_{path5} = g_{m,MP3} \left(r_{ds,MP3} \parallel \frac{1}{g_{m,MP4}}\right) \quad (21)$$

$$Av_{path6} \approx 1 \quad (22)$$

그림 2 레퍼런스 발생기 노이즈 경로 연결 관계 고려, 레퍼런스 전압 $V_{REF}$ 공급 노이즈 효과 경로 5, 6 결정:

$$v_{REF} = Av_{path5} V_B + Av_{path6} v_{dd} = \frac{1}{1 + g_{m,MP4} r_{ds,MP3}} v_{dd} = \frac{1}{1 + \frac{\exp(V_{DS,MP3}/V_T) - 1}{m}} v_{dd} \quad (23)$$

$V_{DS} > 4 V_T$ 시 식 (23) 지수항 매우 커 PSRR 성능 $V_{DS,MP3}$ 증가로 크게 향상. 제안 설계 최소 $V_{DS,MP3}$ 200mV 넘어 공급 전압 변화 $V_{REF}$ 미미 영향. 따라서 제안 구조 좋은 PSRR 성능.

결과 및 고찰

전압 레퍼런스 65nm CMOS 공정 구현, 레이아웃 그림 4 0.00182mm² 활성 영역 차지.

그림 5 27°C 제안 전압 레퍼런스 선 레귤레이션. 최소 공급 전압 350mV, 생성 $V_{REF}$ 약 148mV. 선 감도(LS) 1.8mV/V.

350mV 공급 전압 $V_{REF}$ 온도 성능 그림 6. -30~80°C $V_{REF}$ TC 28ppm/°C. $V_{REF}$ -15°C 이하와 25°C 이상 양 온도 특성, 중간 온도 영역 음 온도 특성.

그림 7 350mV 공급 전압 온도별 전류 소비. 전류 양 TC. 실온 전력 소비 약 2.28nW.

그림 8 27°C 350mV 공급 전압 PSRR 결과, 출력 필터 커패시터 없이 100Hz까지 53dB 이상. 위 언급대로 공급 전압 증가로 PSRR 추가 개선 가능, 그림 8 PSRR 제안 전압 레퍼런스 최악 경우.

그림 9 27°C 350mV 100샘플 언트림 $V_{REF}$ 분포. 평균 147mV, 표준편차 3.97mV, 스프레드($\sigma/\mu$) 2.7%.

표 1 제안 전압 레퍼런스 특성 요약 및 선행 전압 레퍼런스 비교.

결론

나노스케일 응용 적합 고 PSRR 저항 없는 저전력 전압 레퍼런스 제시, 더 첨단 공정 확장 가능. MOSFET 전압 분할기 기반 자기 바이어스 전류원 도움으로 필요 CTAT 전압, PTAT 전압, 가중 합산 콤팩트 구조 동시 실현. 델타 문턱 전압을 CTAT 전압 선택으로 크게 감소된 음 TC, 필요 PTAT 전압 값도 축소. 따라서 공급 전압과 전류 소비 낮춤. 모든 부분 MOSFET만 구성, 전력 민감 고집적 응용(SOC 등) 우선권.