전자 제품 EMC 성능의 PCB 레이아웃 영향

PCB의 접지

• PCB 내부 신호에 대한 공통 코드 간섭의 영향

인쇄 회로 기판(PCB) 내부 인쇄 라인은 기준 접지 기판과 관련된 기생 매개변수를 특징으로 하며 기능 신호가 PCB 내부에서 전송될 때 회로의 동일한 네트워크에 있는 동일한 등전위 노드는 더 이상 등전위가 아닙니다. PCB 내부의 전류 i는 소스 끝에서 시작하여 일련의 캐리어를 통과하여 신호 소스로 반환되어 신호를 형성합니다. 더군다나 나는 임피던스가 낮은 경로를 따라 흐르는 경향이 있어서 임피던스의 안정성을 유지하면서 일반적으로 변하지 않습니다.

그림 1은 공통 모드 간섭이 PCB 내부에서 차동 모드 간섭으로 변환되는 과정을 나타냅니다. 나는_d i_com 동안 PCB 흐름 내부의 차동 모드 전류를 나타냅니다. PCB 외부에서 시작하여 기준 접지 보드를 통해 PCB로 흐르거나 PCB 내부에서 시작하여 기준 접지 보드를 통해 PCB 내부로 돌아가는 공통 모드 전류를 나타냅니다. 고주파 i_com 두 가지 경로가 있습니다. 첫 번째는 GND에서 시작하여 PCB 내부의 A 지점에서 B 지점까지입니다. 두 번째는 포트 S₁에서 시작하여 지점 A에서 지점 B까지입니다. 커패시턴스에 의해 내부 PCB에 C. 접지 임피던스 Z_AB Δu_AB의 생성으로 이어집니다. , 그래서 정상적인 신호가 IC₂로 전달될 때 , 변형은 신호에 발생하고 공통 모드 간섭은 u₂ 공식에 따라 일반 신호에 영향을 주는 차동 모드 간섭으로 변환됩니다. =u₁ -Δu_AB .

따라서 _com I/O 포트 또는 공간 복사를 통해 PCB 내부로 들어가면 PCB 신호 라인의 차동 모드 필터 커패시턴스가 GND에 대한 간섭 바이패스만 누를 수 있습니다. 이 결과의 전제 조건은 GND가 신호 역류에 대해 낮은 임피던스로 간주되고 전류가 항상 낮은 임피던스 방향으로 흐른다는 것입니다.

• EMC 설계 구현의 핵심:PCB의 접지 임피던스

고주파 신호에 의해 EMC가 발생하는 이유는 신호 기준 레벨(GND)이 낮은 임피던스 특성을 유지하지 못하기 때문입니다. 임피던스 Z_GND 증가 기준 레벨이 낮아지면 신호 전송 품질도 저하됩니다. 고주파 간섭 문제를 해결하기 위해 "접지"에 밀접하게 연결된 필터, 접지 및 차폐와 같은 EMC 설계에서 일반적인 방법이 사용됩니다.

필터는 접지에 대한 커패시터로 간주할 수 있으며, 하나는 X 커패시터를 신호 기준 접지에 연결하고 다른 하나는 Y 커패시터 또는 PCB 내부의 다른 접지 연결로 금속 쉘에 연결하는 신호를 만드는 두 가지 구조입니다. 차폐는 PCB 접지가 우주로 확장된 결과라고 볼 수 있습니다. 필터 또는 차폐의 목적은 정상 작동 신호로 흐르는 것을 피하기 위해 고주파 공통 모드 간섭이 낮은 임피던스로 바이패스를 통과하도록 하는 것입니다. 마찬가지로 접지의 임피던스가 낮지 않으면 이 모든 방법이 작동하지 않습니다.

그림 2는 접지 임피던스가 회로 필터에 미치는 영향을 나타냅니다. i_com IC₁의 순서에 따라 흐릅니다. →IC₂ →IC₁ 그리고 포인트 P로 흐르면 i_com IC₁의 분기 회로로 흐를 것입니다. 및 C₁ A 지점에서 B 지점으로 흐르는 통로입니다. A 지점과 B 지점 사이의 임피던스는 Z_AB입니다. , 포인트 P와 IC₁ 사이의 임피던스보다 훨씬 작습니다. . 이 순간, 나는_com 포인트 P에서 A, IC₁로 흐릅니다. 필터를 실현할 수 있습니다. 내가_com일 때 점 B로 흐르면 B→C 및 B→Q의 분기 회로가 발생합니다. PCB 레이아웃이 잘 제어되지 않으면 지점 B와 C 사이의 임피던스, 즉 Z_BC , Z_BC>>Z_C2 +Z_Q . Z_Q 포인트 Q와 IC₂ 사이의 임피던스를 나타냅니다. . i_com IC₂로 역류 C₂를 통한 입력 포트 원래 IC₂ 전용으로 사용되었던 커패시턴스일 때 신호 침입 간섭 역할을 합니다.

낮은 임피던스로 기준 레벨을 만들기 위해 일반적으로 표면으로 설계됩니다. 일반적으로 길이-폭 비율이 5 미만인 도체는 엔지니어링 분야에서 낮은 임피던스로 간주할 수 있습니다. 인쇄된 라인의 임피던스는 길이나 두께의 정도에 의해 결정되지 않습니다. 기존의 PCB 설계 원칙에서는 아날로그 회로 단일 지점 접지를 적극 권장하므로 디지털 회로 다중 지점 접지 및 디지털 모듈 회로 혼합 접지의 PCB 레이아웃 원칙은 더 이상 EMC 문제를 처리하는 데 사용할 수 없습니다.

모든 신호의 모든 역류는 낮은 임피던스의 통합 접지를 특징으로 해야 하므로 통합 접지 플레인이 있는 4층 또는 다층 기판은 요구 사항을 충족할 수 있지만 저가의 단일 기판은 그렇지 않습니다. 비용의 한계로 인해 이중층 기판을 사용해야 하는 경우에는 PCB 내부의 신호에 대해 상대적으로 집적된 접지면을 설계해야 합니다. 실제 응용 프로그램에서 PCB 접지 임피던스는 모양과 신호 와이어 관통 구멍, 균열 및 슬로팅 모두에 의해 영향을 받습니다. 그림 3a 및 3b는 각각 불량 및 우수한 저임피던스 접지면 설계를 보여줍니다.

이 그림에서 모든 구성 요소는 PCB의 전면에 있고 접지면은 후면에 있습니다. 칩은 전면에 인쇄된 라인 ab를 통해 연결되고 cd는 후면에 인쇄된 라인입니다. 외부에 의한 고주파 공통 모드 간섭의 압력 하에서 cd에 의해 형성된 슬롯은 Z_GND의 증가로 이어질 것입니다. 인쇄된 라인의 역류. Z_GND 신호 전송 과정에서 변동하여 신호 품질이 저하됩니다. 따라서 PCB 레이아웃 설계 과정에서 구멍을 통해 cd 사이에 인쇄된 라인의 레이어를 반복해서 교환할 수 있으므로 Z_GND 감소됩니다. 게다가 두 개의 IC_S 민감한 신호를 사용하여 GND가 신호 전송 과정에서 간섭을 받지 않도록 국부적으로 상대적으로 통합된 접지면이 되도록 함께 배열할 수 있습니다. 쓰루 홀은 밀도가 높게 배열될 수 없다는 점에 유의하십시오. 그렇지 않으면 접지면의 균열도 발생하여 Z_GND의 상승으로 이어집니다. .

PCB의 적층 설계

EMC 설계는 4층 PCB에 가장 적합합니다. EMS의 관점에서 볼 때 국부적으로 민감한 회로의 금속 쉘 또는 금속 쉘 실드는 간섭 문제를 해결할 수 있습니다. EMI의 관점에서 4층 기판은 때때로 방사 방출 제한 요구 사항을 충족하지 못하며 다층 기판은 높은 d_u로 신호를 만들 수 있으므로 레이어 수를 늘려야 합니다. /d_t 및 d_i /d_t 전송 과정에서 더 작은 신호 루프 영역을 보장하여 고속 신호에 대해 낮은 임피던스로 역류를 제공합니다.

PCB 적층 설계의 기본 원리는 고속 신호층과 전원 평면을 접지면에 인접하게 배치하는 것입니다. 그림 4는 4층 및 6층 기판의 적층 설계를 보여줍니다. S₁ 그림 4a에서 고속 신호 레이어를 나타내는 반면 그림 4b, 4c 및 4d는 3개의 일반적인 6레이어 PCB 설계를 나타냅니다.

3개의 6-layer PCB 디자인 중 디자인 b가 최악, S₂ 계층은 고속 신호 계층이어야 합니다. S₂ 디자인 c와 d의 레이어는 고속 신호 레이어입니다. 가장 짧은 신호 역류 경로와 S₂를 보장하기 위해 각 신호 레이어가 접지면에 밀접하게 인접하기 때문에 디자인 c가 가장 좋습니다. 및 P 레이어는 GND₁로 차폐됩니다. 및 GND₂ . 디자인 c와 비교하여 S₃ 디자인에서 d는 GND 레이어와 거리가 멀고 P는 디자인 c로 인한 이중 부작용 대신 단일 부작용에만 도달할 수 있습니다.

PCB의 등가 안테나

안테나의 기본 기능은 무선 전파를 방사하고 수신하는 것입니다. 방사 과정에서 고주파 전류는 전자기파로 변환될 수 있습니다. 수신 과정에서 전자파는 고주파 전류로 변환됩니다. EMC 분야의 방사선은 주로 원거리 방사선을 나타냅니다. 안테나의 형성은 RF 신호 소스와 RF 신호 소스에 연결된 특정 길이의 도체의 두 가지 기본 조건에 따라 달라집니다. 공학 분야에서는 l=λ/20의 공식에 따라 도체의 길이가 길면 안테나 효과가 나타난다고 믿어집니다. l=(λ/4)n일 때 n이 자연수일 때 안테나 효과가 가장 크다.

신호가 PCB 내부에서 전송될 때 내부 루프는 루프 안테나와 동일한 효과를 갖는다. 루프 면적이 클수록 안테나 효과가 커집니다. 엄격한 PCB 루프 제어는 실제로 실행 가능한 차동 모드 간섭을 효과적으로 중지할 수 있습니다. 그러나 인쇄된 라인의 길이가 증가하면 명백한 로드 안테나 효과가 발생하므로 PCB 레이아웃 과정에서 인터커넥트 신호의 길이를 최대한 줄여야 합니다.

상대적으로 높을 때 Z_GND PCB 내부에서 전송되는 높은 du/dt 신호의 역류 경로에서 발생, 공통 모드 드라이버 소스 u_com i_com에서 진행됩니다. Z_GND를 지나 흐르는 , 연결된 인쇄된 라인 또는 I/O 안정과 함께 외부로 방출될 수 있습니다.

PCB의 크기가 상대적으로 작으면 내부 인쇄 라인은 길이 제한으로 인해 안테나 방사 요구 사항에 도달할 수 없습니다. 이 조건에서 I/O 케이블은 인쇄된 라인의 확장으로 간주될 수 있으며 방사 요구 사항을 충족할 수 있습니다. I/O 스테이블에 직접 연결되지 않더라도 I/O 케이블 사이의 누화 결합을 중지해야 합니다.

PCB 내부의 누화와 그 해결책

• PCB 인쇄 라인과 기준 접지 사이의 결합

EMC는 주로 고주파 공통 모드 신호에 대해 논의하기 때문에 분배 매개 변수는 PCB 내부와 외부에서 피할 수 없습니다. 가장 작은 공간 내에서 분포된 커패시턴스가 플레이트 커패시턴스와 자연 커패시턴스로 구성된 PCB와 기준 접지 사이에 커패시티브 커플링이 발생합니다. 플레이트 커패시턴스는 PCB의 크기에 정비례하고 PCB와 접지 사이의 거리에 간접적으로 비례합니다. 가장 작은 공간 내의 자연 정전용량은 PCB 내부에 인쇄된 라인의 등가 직경에 정비례합니다. 따라서 PCB가 배치되는 위치에 관계없이 무한대로 접지에서 멀리 떨어져 있더라도 내부 인쇄 라인과 접지 사이에는 항상 분산 커패시턴스가 존재합니다. PCB에서 기준 접지 보드에 대한 상대적으로 통합된 GND 평면의 분산 커패시턴스는 약 10pF이고 기준 접지 보드에 대한 내부 인쇄 라인의 분산 커패시턴스는 대략 0.001pF ~ 0.1pF 이하 범위입니다. PCB 중앙에 있는 인쇄된 라인의 분포 정전 용량은 PCB 가장자리에 있는 인쇄된 라인보다 훨씬 낮습니다.

• PCB 내부 커플링

ㅏ. PCB 내부 커플링 이론 및 신호에 미치는 영향

PCB 내부 커플링은 용량성 커플링과 유도성 커플링으로 구성되며 그 이론은 그림 5와 같습니다.

이 그림에서 AB와 CD는 두 줄 사이에 작은 공간이 있는 평행하게 인쇄된 줄입니다. Z₀ Z₁ 동안 신호 라인 1의 캐리어를 나타냅니다. 및 Z₂ 신호선 2의 각각 캐리어를 참조하십시오. 그림 5a에서 인쇄된 선로 AB의 신호 피크 전압이 u일 때 신호 상승 시간은 Δt, 각주파수는 ω일 때 Z₂의 전압 u_v가 됩니다. =[Z₁ Z₂ /(Z₁ +Z₂ )]cΔu/Δt. _c 매우 낮은 값을 가지며 Δu/dt의 값은 매우 높을 수 있으며 그들의 제품은 피할 수 없습니다. 그림 5b에서 AB 신호의 피크 전류가 I_c일 때 , 신호 상승 시간은 Δt, 각주파수는 ω, 2개의 인쇄된 라인 사이의 상호 인덕턴스 m은 유도 전압이 u_v인 CD를 통과합니다. =mωi_c . m의 값이 너무 작더라도 신호 주파수가 증가할 수 있습니다. 따라서 그들의 제품은 피할 수 없습니다.

결과적으로 용량성 결합과 유도성 결합은 모두 두 개의 인쇄된 라인의 분산 매개변수 c 또는 m과 관련이 있습니다. PCB 레이아웃 시 평행선 사이의 거리를 늘리면 c 및 m 값을 줄일 수 있습니다. 실제 회로에서 용량성 커플링은 디지털 회로의 대부분을 차지하며 PCB 면이 매끄럽지 않거나 슬로팅 또는 크랙이 존재할 경우 유도성 누화가 용량성 누화보다 더 많은 영향을 미칩니다. 그러나 PCB의 면적이 제한적일 경우 평행선 사이의 거리를 크게 하는 것만으로는 Crosstalk를 해결할 수 없습니다. 인접한 두 평행선 사이에 가장 작은 분포 매개변수를 유지하려면 투영 영역에 통합 평면 설계를 배치해야 하며 상단과 하단에 접지층이 있는 것이 가장 좋습니다.

비. 누화를 줄이기 위한 차폐 접지선의 영향

누화의 정도는 신호 주파수, 신호 상승 에지 시간, 신호 라인 사이의 거리, 구동 포트 및 수신 포트의 전기적 특성 및 PCB 레이어 수와 같은 많은 요소에 의해 결정됩니다. 인쇄된 라인 아래에 통합 접지면을 설정하여 누화를 줄일 수 있으며 신호 사이에 차폐 접지선을 추가할 수 있습니다.

PCB 레이아웃 과정에서 두 가지 측면이 누화를 방지하는 데 도움이 될 수 있습니다. 첫째, 민감한 내부회로와 외부회로를 정지시켜야 한다. 둘째, 내부회로나 노이즈회로와 다른 신호 사이의 혼선을 막아야 한다. 실제 PCB 레이아웃에서는 누화 위험이 있는지 여부를 감지하기 위해 PCB의 동일한 레이어 또는 다른 레이어 간에 세부 테스트를 수행해야 합니다.

PCB 레이아웃 절차 중에 동일한 속성을 가진 일부 신호 라인은 밀도가 있는 동일한 시간 및 방향의 라우팅을 따라야 합니다. PCB 공간의 제한으로 인해 필터 부품을 동일한 라인에 배치할 수 없는 경우 신호 간의 크로스토크가 발생하는 경향이 있습니다. 이 상황은 아래 그림 6에 나와 있습니다.

씨. 에지 효과에 대한 차폐 접지선의 영향

고감도 신호선이나 du/dt, di/dt가 높은 신호선을 PCB 가장자리를 따라 배열하면 PCB 중앙에 배열된 것보다 EMC 위험이 더 큽니다. 에지 신호 라인이 더 큰 기생 커패시턴스에 의해 고주파 간섭 또는 외부 복사를 수신하는 것이 더 쉽습니다.

PCB 면적의 제한으로 설계 파일에서 20H 원칙에 따라 PCB를 레이아웃하는 것은 극히 어렵습니다. "패킷"은 간섭 및 외부 복사를 줄이는 데 사용할 수 있습니다. 패킷 라인은 두께 및 모양과 같은 특정 요구 사항을 충족할 필요가 없습니다. 일반적으로 신호 라인이 PCB 에지에서 구리 도금에 너무 가까울 때 7~10mils 범위의 접지 라인을 실드로 추가할 수 있습니다.

디. 디지털 및 아날로그 회로 간의 상호 간섭

PCB가 고속의 디지털 회로와 저수준의 아날로그 신호를 담을 때, 일반적으로 나쁜 PCB 레이아웃에서 디지털 노이즈에 의해 아날로그 신호에 누화(crosstalk)가 발생합니다. 디지털 회로와 아날로그 회로 간의 상호 간섭은 다음과 같은 이유로 발생합니다. 첫째, 누화 잡음은 기생 커패시턴스와 기생 인덕턴스에 의해 발생한다. 둘째, 전력 리플과 디지털 칩 전력의 불량한 디커플링은 전력 노이즈로 이어질 것입니다. 셋째, 접지 임피던스와 시스템 접지 위치가 노이즈를 유발합니다. 노이즈 문제는 전원, 신호, 접지 순으로 처리해야 합니다.

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