Verilog 운영자

처리할 수 없는 데이터는 매우 쓸모가 없습니다. 디지털 회로와 컴퓨터 시스템에는 항상 어떤 형태의 계산이 필요합니다. 합성 도구가 적절한 하드웨어 요소를 실현할 수 있도록 하는 Verilog의 일부 연산자를 살펴보겠습니다.

Verilog 산술 연산자

나누기 또는 모듈러스 연산자의 두 번째 피연산자가 0이면 결과는 X가 됩니다. 거듭제곱 연산자의 피연산자 중 하나가 실수이면 결과도 실수입니다. 거듭제곱 연산자의 두 번째 피연산자가 0(a⁰ ).

연산자	설명
a + b	더하기 b
a - b	마이너스 b
a * b	a 곱하기 b
a / b	b로 나눈 값
% b	모듈로 b
a ** b	b의 거듭제곱

산술 연산자가 사용되는 방법의 예는 다음과 같습니다.

  
  
module des;
  reg [7:0]  data1;
  reg [7:0]  data2;
  
  initial begin
    data1 = 45;
    data2 = 9;
    
    $display ("Add + = %d", data1 + data2);
    $display ("Sub - = %d", data1 - data2);
    $display ("Mul * = %d", data1 * data2);
    $display ("Div / = %d", data1 / data2);
    $display ("Mod %% = %d", data1 % data2);
    $display ("Pow ** = %d", data2 ** 2);
    
  end
endmodule

시뮬레이션 로그

ncsim> run
Add + =  54
Sub - =  36
Mul * = 149
Div / =   5
Mod % =   0
Pow ** =  81
ncsim: *W,RNQUIE: Simulation is complete.

Verilog 관계 연산자

관계 연산자가 있는 표현식은 표현식이 true로 평가되면 1이 되고 false이면 0이 됩니다. 피연산자 중 하나가 X 또는 Z이면 결과는 X가 됩니다. 관계 연산자는 산술 연산자보다 우선 순위가 낮고 모든 관계 연산자는 우선 순위가 같습니다.

연산자	설명
a	b보다 작음
a> b	b보다 큼
a <=b	b보다 작거나 같음
a>=b	b보다 크거나 같음

  
  
module des;
  reg [7:0]  data1;
  reg [7:0]  data2;
  
  initial begin
    data1 = 45;
    data2 = 9;
    $display ("Result for data1 >= data2 : %0d", data1 >= data2);
    
    data1 = 45;
    data2 = 45;
    $display ("Result for data1 <= data2 : %0d", data1 <= data2); data1 = 9; data2 = 8; $display ("Result for data1 > data2 : %0d", data1 > data2);
    
    data1 = 22;
    data2 = 22;
    $display ("Result for data1 < data2 : %0d", data1 < data2);
    
  end
endmodule

시뮬레이션 로그

ncsim> run
Result for data1 >= data2 : 1
Result for data1 <= data2 : 1 Result for data1 > data2 : 1
Result for data1 < data2 : 0
ncsim: *W,RNQUIE: Simulation is complete.

Verilog 등식 연산자

등호 연산자는 우선 순위가 동일하며 관계형보다 우선 순위가 낮습니다. 운영자. 결과는 참이면 1이고 거짓이면 0입니다. 논리 등식(==) 또는 논리 부등식(!=)의 피연산자 중 하나가 X 또는 Z이면 결과는 X입니다. 대소문자 등호 연산자(===) 또는 대소문자 비등호 연산자를 사용할 수 있습니다. (!==) X 및 Z를 포함하여 일치하고 항상 알려진 값을 갖습니다.

연산자	설명
a ===b	x 및 z를 포함하여 b와 동일
a !==b	x 및 z를 포함하여 b와 같지 않음
a ==b	b와 같음, 결과를 알 수 없음
a !=b	b와 같지 않음, 결과를 알 수 없음

  
  
module des;
  reg [7:0]  data1;
  reg [7:0]  data2;
  
  initial begin
    data1 = 45;     data2 = 9;      $display ("Result for data1(%0d) === data2(%0d) : %0d", data1, data2, data1 === data2);
    data1 = 'b101x; data2 = 'b1011; $display ("Result for data1(%0b) === data2(%0b) : %0d", data1, data2, data1 === data2);
    data1 = 'b101x; data2 = 'b101x; $display ("Result for data1(%0b) === data2(%0b) : %0d", data1, data2, data1 === data2);
    data1 = 'b101z; data2 = 'b1z00; $display ("Result for data1(%0b) !== data2(%0b) : %0d", data1, data2, data1 !== data2);
    data1 = 39;     data2 = 39;     $display ("Result for data1(%0d) == data2(%0d) : %0d", data1, data2, data1 == data2);
    data1 = 14;     data2 = 14;     $display ("Result for data1(%0d) != data2(%0d) : %0d", data1, data2, data1 != data2);  
  end
endmodule

시뮬레이션 로그

ncsim> run
Result for data1(45) === data2(9) : 0
Result for data1(101x) === data2(1011) : 0
Result for data1(101x) === data2(101x) : 1
Result for data1(101z) !== data2(1z00) : 1
Result for data1(39) == data2(39) : 1
Result for data1(14) != data2(14) : 0
ncsim: *W,RNQUIE: Simulation is complete.

Verilog 논리 연산자

논리 및 (&&)의 결과는 두 피연산자가 모두 참이거나 0이 아닌 경우 1 또는 참입니다. 논리 또는 (||)의 결과는 피연산자 중 하나가 참이거나 0이 아닌 경우 1 또는 참입니다. 피연산자 중 하나가 X이면 결과도 X가 됩니다. 논리 부정(!) 연산자는 0이 아니거나 참 피연산자를 0으로, 0 또는 거짓 피연산자를 1로 변환하는 반면 X는 X로 유지됩니다.

연산자	설명
a &&b	및인 경우 참으로 평가 b는 사실입니다
아 \|\| b	또는인 경우 참으로 평가 b는 사실입니다
!a	0이 아닌 값을 0으로 또는 그 반대로 변환

  
  
module des;
  reg [7:0]  data1;
  reg [7:0]  data2;
  
  initial begin
    data1 = 45;     data2 = 9; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
    data1 = 0;      data2 = 4; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
    data1 = 'dx;    data2 = 3; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
    data1 = 'b101z; data2 = 5; $display ("Result of data1(%0d) && data2(%0d) : %0d", data1, data2, data1 && data2);
    data1 = 45;     data2 = 9; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
    data1 = 0;      data2 = 4; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
    data1 = 'dx;    data2 = 3; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
    data1 = 'b101z; data2 = 5; $display ("Result of data1(%0d) || data2(%0d) : %0d", data1, data2, data1 || data2);
    data1 = 4;                 $display ("Result of !data1(%0d) : %0d", data1, !data1);
    data1 = 0;                 $display ("Result of !data1(%0d) : %0d", data1, !data1);    
  end
endmodule

시뮬레이션 로그

ncsim> run
Result of data1(45) && data2(9) : 1
Result of data1(0) && data2(4) : 0
Result of data1(x) && data2(3) : x
Result of data1(Z) && data2(5) : 1
Result of data1(45) || data2(9) : 1
Result of data1(0) || data2(4) : 1
Result of data1(x) || data2(3) : 1
Result of data1(Z) || data2(5) : 1
Result of !data1(4) : 0
Result of !data1(0) : 1
ncsim: *W,RNQUIE: Simulation is complete.

Verilog 비트 연산자

이 연산자는 한 피연산자의 비트를 다른 피연산자의 해당 비트와 결합하여 단일 비트 결과를 계산합니다.

&	1	x	z
0	0	0	0
1	1	x	x
x	x	x	x
z	x	x	x

\|	0	1	x	z
0	0	1	x	x
1	1	1	1	1
x	x	1	x	x
z	x	1	x	x

  
  
module des;
  reg 		 data1 [4] ;
  reg 		 data2 [4] ;
  int 		 i, j;
  
  initial begin
    data1[0] = 0;  data2[0] = 0;
    data1[1] = 1;  data2[1] = 1;
    data1[2] = 'x; data2[2] = 'x;
    data1[3] = 'z; data2[3] = 'z;
    
    for (i = 0; i < 4; i += 1) begin
      for (j = 0; j < 4; j += 1) begin
        $display ("data1(%0d) & data2(%0d) = %0d", data1[i], data2[j], data1[i] & data2[j]);
      end
    end
  end
endmodule

시뮬레이션 로그

ncsim> run
data1(0) & data2(0) = 0
data1(0) & data2(1) = 0
data1(0) & data2(x) = 0
data1(0) & data2(z) = 0
data1(1) & data2(0) = 0
data1(1) & data2(1) = 1
data1(1) & data2(x) = x
data1(1) & data2(z) = x
data1(x) & data2(0) = 0
data1(x) & data2(1) = x
data1(x) & data2(x) = x
data1(x) & data2(z) = x
data1(z) & data2(0) = 0
data1(z) & data2(1) = x
data1(z) & data2(x) = x
data1(z) & data2(z) = x
ncsim: *W,RNQUIE: Simulation is complete.

Verilog 시프트 연산자

시프트 연산자에는 두 가지 종류가 있습니다.

논리 시프트 연산자 :<< and>>
산술 시프트 연산자:<<<및>>>

  
  
module des;
  reg [7:0] data;
  int       i;
  
  initial begin
    data = 8'h1;
    $display ("Original data = 'd%0d or 'b%0b", data, data);
    for (i = 0; i < 8; i +=1 ) begin
      $display ("data << %0d = 'b%b", i, data << i);
    end
    
    data = 8'h80;
    $display ("Original data = 'd%0d or 'b%0b", data, data);
    for (i = 0; i < 8; i +=1 ) begin $display ("data >> %0d = 'b%b", i, data >> i);
    end
    
    data = 8'h1;
    $display ("
data >> 1 = 'b%b", data >> 1);
  end
endmodule

시뮬레이션 로그

ncsim> run
Original data = 'd1 or 'b00000001
data << 0 = 'b00000001
data << 1 = 'b00000010
data << 2 = 'b00000100
data << 3 = 'b00001000
data << 4 = 'b00010000
data << 5 = 'b00100000
data << 6 = 'b01000000
data << 7 = 'b10000000
Original data = 'd128 or 'b10000000
data >> 0 = 'b10000000
data >> 1 = 'b01000000
data >> 2 = 'b00100000
data >> 3 = 'b00010000
data >> 4 = 'b00001000
data >> 5 = 'b00000100
data >> 6 = 'b00000010
data >> 7 = 'b00000001

data >> 1 = 'b00000000
ncsim: *W,RNQUIE: Simulation is complete.

할당이 있는 조합 논리 Verilog 연결

verilog