Verilog 튜토리얼

집적 회로의 초창기에 엔지니어들은 앉아서 트랜지스터와 트랜지스터의 연결을 종이에 물리적으로 그려서 실리콘에서 제작할 수 있도록 설계해야 했습니다. 더 크고 복잡한 회로에는 더 많은 엔지니어, 시간 및 기타 리소스가 필요했으며 곧 집적 회로를 설계하는 더 나은 방법이 필요하게 되었습니다.

VHDL 엔지니어가 원하는 하드웨어의 기능을 설명하고 자동화 도구가 해당 동작을 조합 게이트 및 순차 논리와 같은 실제 하드웨어 요소로 변환할 수 있도록 하여 설계 프로세스를 향상시키기 위해 곧 개발되었습니다. 베릴로그 프로세스를 단순화하고 하드웨어 설명 언어를 만들기 위해 개발되었습니다. (HDL) 더 강력하고 유연합니다. 오늘날 Verilog는 반도체 산업 전반에 걸쳐 가장 널리 사용되고 실행되는 HDL입니다.

Verilog는 어떻게 유용합니까?

Verilog는 구현 및 기술의 세부 사항을 숨기는 데 도움이 되는 추상화 수준을 만듭니다.

예를 들어, D 플립플롭을 설계하려면 포지티브 에지 트리거 FF를 달성하기 위해 트랜지스터를 배열해야 하는 방법과 값을 플롭에 래치하는 데 필요한 상승, 하강 및 clk-Q 시간에 대한 지식이 필요합니다. 다른 많은 기술 지향적인 세부 사항 중에서. 전력 손실, 타이밍 및 네트 및 기타 플롭을 구동하는 능력도 트랜지스터의 물리적 특성에 대한 보다 철저한 이해가 필요합니다.

Verilog는 우리가 행동에 집중하고 나머지는 나중에 정리하도록 돕습니다.

예시

다음 코드는 Verilog 코드가 어떻게 생겼는지 보여줍니다. 코드에 대한 자세한 내용은 다음 글에서 다루도록 하겠습니다. 당분간 동작 카운터에 대해 설명합니다. 이 코드는 기본적으로 up_down 신호가 1이면 카운터 카운트를 높이고 값이 0이면 아래로 만듭니다. 또한 신호 rstn이 0이 되면 카운터를 재설정하여 이를 활성 로우 재설정합니다.

  
  
	module ctr (input  				up_down,
									clk,
									rstn,
	            output reg [2:0] 	out);
		
		always @ (posedge clk)
			if (!rstn)
				out <= 0;
			else begin
				if (up_down)
					out <= out + 1;
				else
					out <= out - 1;
			end
	endmodule

  

위에 표시된 간단한 예는 카운터 기능에 대한 명확한 아이디어를 제공하면서 모든 물리적 구현 세부 정보가 어떻게 숨겨져 있는지 보여줍니다.

ctr은 module입니다. 업/다운 카운터를 나타내며 면적, 전력 및 성능에 최적화된 다양한 스타일의 플롭에서 실제 물리적 구현을 ​​선택할 수 있습니다. 일반적으로 라이브러리로 컴파일되며 설계 프로세스의 나중 단계에서 EDA 도구 내에서 선택하는 데 사용할 수 있습니다.

Verilog가 무엇인지 알았으니 이제 Verilog에 대해 배워봅시다!