집적 회로(IC) 제조 공정 완전 해설: 포토리소그래피·에칭·도핑·PN접합·적층·수율 관리

IC 제조 패러다임: 평면 통합 공정

실리콘 기판 위 반도체 박막에 원자 레벨 화학적 변형으로 트랜지스터, 커패시터, 저항, 다이오드 등 전 회로 소자 동시 형성. 기존 브레드보드 수작업 조립 대비 수십억 소자/㎠ 집적(2011년 기준) 실현.

기술 진화 마일스톤

• 1959년: 최초 IC, 수십 소자 조립
• 1960년대: 수백 소자
• 1969년: 수천 소자, 최초 마이크로프로세서
• 2011년: ㎠당 수백만~수십억 소자(메모리/CPU 최선단)

핵심 4대 공정 모듈

1. 포토리소그래피(Photolithography): 마스크 패턴 → 포토레지스트 도포 웨이퍼 노광 → 현상/베이킹 → 양성/음성 레지스트별 선택적 제거 → 파장 한계(UV/X-ray) 선폭 구현
2. 에칭(Etching): 패턴된 레지스트 마스크 하부 선택적 식각으로 3D 구조 형성
3. 도핑(Doping) / 이온 주입: 인(P)/붕소(B) 원자 주입 → P형/N형 영역 형성 → PN 접합(100~1000nm 폭, 적혈구 크기) 생성 → 트랜지스터/저항/캐패시터/다이오드 기능 구현
4. 다층 적층(Stacking): 다수 회로층 수직 적층 + 절연/금속 배선층 인터커넥트 → 최종 칩 완성

수율 관리와 경제성

• 나노 스케일 결함 불가수리 → 웨이퍼 단위 폐기
• 다층 적층으로 수율 압박 가중
• 정상 칩 고부가가치로 전체 공정 수익성 확보

응용 범위

컴퓨터, 스마트폰, 가전, 자동차/항공 제어, IoT 기기(알람, 온도조절기 등) 등 현대 전자 기기 필수 핵심 부품.