차세대 웨어러블 SRAM에 웨이퍼 레벨 칩 스케일 패키징(WLCSP)이 필수적인 이유

최근 웨어러블 기술 토론에서 The Osterhout Design Group의 CEO Ralph Osterhout은 "사람을 환경에서 멀어지게 하는 부피 큰 기기는 안 됩니다. 망치 머리 상어처럼 와이어가 달린 모습이라면 안 됩니다."라고 말했습니다. (출처)

보드 풋프린트를 낮게 유지하기 위해 마이크로컨트롤러는 지속적으로 더 작은 공정 노드로 이동하면서 더 정교한 기능을 추가합니다. 이 변화는 필연적으로 더 큰 온칩 캐시 메모리 필요성을 높입니다. 그러나 각 새로운 노드는 더 높은 소프트 에러율, 낮은 수율, 증가된 전력 소모로 인해 추가 임베디드 SRAM 통합을 더 어렵게 만듭니다. 고객들은 또한 고도로 맞춤화된 SRAM 옵션을 요구해 MCU 벤더가 모든 가능한 캐시 크기를 비축하는 것을 비현실적으로 만듭니다. 결과적으로 많은 설계자는 캐시를 외부 SRAM 칩에 배치하는 것을 선택합니다.

하지만 외부 SRAM은 자체 공간 페널티를 가져옵니다. 6트랜지스터 셀 레이아웃으로 SRAM 다이를 최신 노드로 축소해도 여전히 부피 큰 패키지가 남으며, 임베디드 SRAM에 영향을 주는 동일한 신뢰성과 전력 이슈가 재현됩니다.

한 가지 해결책은 SRAM 다이를 MCU 다이와 멀티칩 패키지(MCP) 또는 3D 시스템인패키지(SiP)로 결합하는 것입니다. 이 접근법은 전체 보드 면적을 줄일 수 있지만 상당한 자본 투자가 필요하고 양산 후 유연성을 제한합니다. SiP에서 단일 다이를 교체하려면 전체 패키지의 재자격 인증이 필요해 비용과 시간이 많이 듭니다.

SRAM을 외부에 두면서 패키지 크기를 획기적으로 줄일 방법이 있을까요? 답은 다이-투-패키지 면적 비율을 최소화하는 데 있습니다.

오늘날 가장 진보된 방법은 웨이퍼 레벨 칩 스케일 패키징(WLCSP)입니다. WLCSP는 다이싱 직후 각 다이를 패키지에 조립해 본드 와이어나 인터포저를 제거합니다. 설계상 칩 스케일 패키지는 다이 면적의 20% 이상 커지지 않으며, 최신 공정은 범프 재료의 얇은 층만 추가해 풋프린트를 사실상 변경하지 않습니다.

그림. Deca Technologies에서 개발한 WLCSP는 다이 면적을 보존하면서 고밀도 패키징을 가능하게 합니다. (출처: Deca Technologies/Cypress Semiconductor)

베어 다이 대비 CSP는 여러 이점을 제공합니다: 더 쉬운 테스트와 핸들링, 낮은 조립 비용, 우수한 열 전도성. 게다가 다이가 최신 공정 노드에서 제조될 때 CSP 엔벨로프는 변경되지 않아 패키지 재설계 없이 간단한 업그레이드가 가능합니다.

웨어러블과 IoT 애플리케이션에서 부피 절감 효과는 놀랍습니다. 오늘날 일반적인 48볼 BGA SRAM은 8mm × 6mm × 1mm(48mm³)입니다. WLCSP 패키지에서는 같은 다이가 3.7mm × 3.8mm × 0.5mm에 들어가 부피가 약 85% 감소합니다. 이 축소는 더 작은 PCB와 더 얇은 최종 제품으로 직결됩니다.

결과적으로 WLCSP 기반 SRAM에 대한 수요는 웨어러블을 넘어 더 광범위한 IoT 생태계로 확대되고 있습니다. 이러한 이점을 활용하려는 설계자는 "Getting Started with Chip-Scale Packages" 같은 자료를 참고해 모범 사례를 확인할 수 있습니다.