버릴로그(Verilog)와 VHDL 입문: HDL 기초 완벽 가이드

소개:

이 기사에서는 VHDL과 Verilog를 소개합니다. 또한 Verilog 모듈의 기본 구조를 공부하고 Verilog 'wire' 데이터 타입과 그 벡터 형태에 익숙해질 것입니다. 또한 Verilog와 VHDL의 기본적인 차이점도 알려드리겠습니다.

Verilog란 무엇인가?

Verilog는 하드웨어 기술 언어(Hardware Description Language, HDL)의 한 유형으로, IEEE 1364로 표준화되었습니다. 전자 회로와 시스템을 설명하는 데 가장 일반적으로 사용되며, 디지털 회로의 설계와 검증에 사용됩니다.

VHDL이란 무엇인가?

VHDL도 전자 설계 자동화에서 전자 시스템의 동작과 구조를 설명하는 데 사용되는 하드웨어 기술 언어(HDL)의 한 유형이며, 디지털 전자 하드웨어 설계의 구조와 동작뿐만 아니라 전통적인 디지털 회로를 설명하는 언어로서 특히 적합합니다.

Verilog와 VHDL이 둘 다 필요한가?

계속하기 전에 이 두 언어가 모두 필요한지 논의해 봅시다. 둘 다 복잡한 디지털 회로 설계에 사용되는 강력한 도구지만, 여러분이 사용하고 싶은 하나를 마스터하는 것은 자유입니다. 그러나 두 언어에 대한 기본적인 이해는 있어야 합니다.

Verilog의 진화

Verilog는 1984년 Gateway Design Automation에서 설계되었습니다. 1987년 VHDL이 IEEE 표준이 되었고 Verilog는 1995년에 표준화되었습니다. 오늘날 둘 다 강력한 HDL(하드웨어 기술 언어)입니다. 'Verilog'라는 단어는 'verification'(검증)과 'logic'(로직)에서 파생되었습니다. 이 언어가 처음에 시뮬레이션과 검증 도구로 사용되었기 때문입니다.

이제 몇 가지 Verilog 개념을 논의하겠습니다.

예제 1:

아래 그림에 표시된 회로에 대한 Verilog 코드를 작성해 보겠습니다.

두 개의 입력과 하나의 출력이 표시되어 있고 포트는 1비트 폭입니다. 회로는 두 입력에서 AND 기능을 수행하여 out1 포트에 출력을 생성합니다. Verilog 설명은 다음과 같이 나타낼 수 있습니다:

1행과 8행:

'module'과 'endmodule' 키워드는 그 사이의 라인들이 Circuit_1을 설명함을 지정하는 데 사용됩니다.

2~6행:

이 라인들은 'Circuit_1'의 환경과의 인터페이스를 지정합니다. 'input'과 'output' 키워드는 입력과 출력 포트를 나타냅니다. 그 후 'wire' 키워드는 설계에서 물리적 와이어를 나타내는 Verilog 데이터 타입을 지정합니다. 우리 모듈에는 a, b, out1 세 개의 와이어가 있습니다.

7행:

이 라인은 비트별 AND 연산자 '&'로 회로의 AND 기능을 설명합니다. 'assign' 키워드는 a & b를 출력 포트에 할당하는 데 사용됩니다. 이는 우변의 표현식이 변경될 때마다 좌변이 재평가되므로, 즉 출력이 지속적으로 업데이트되기 때문에 연속 할당(continuous assignment)이라고도 합니다.

예제 1과 VHDL 코드 비교:

아래 그림은 Circuit_1 모듈에 대한 Verilog와 VHDL 설명을 보여줍니다.

VHDL에서는 데이터 타입과 연산자를 정의하는 일부 라이브러리를 포함해야 합니다. 따라서 VHDL 코드가 더 서술적입니다. 그러나 어떤 경우에는 고수준 시스템 모델링에서 이것이 장점이 됩니다.

Verilog의 4값 시스템:

Verilog 데이터 타입에는 네 가지 값이 사용됩니다:

• 0: 낮은 로직/거짓
• 1: 높은 로직/참
• z: 고임피던스 상태(트라이스테이트 버퍼의 출력을 설명하는 데도 사용)
• x: 알 수 없는 값

VHDL std_logic 데이터 타입은 9가지 다른 값을 가질 수 있지만 일반적으로 사용되는 값은 '0', '1', 'Z', '-'입니다('-'는 알 수 없는 값을 나타냄).

예제 2:

다음 예제에서는 아래 그림에 표시된 회로(Circuit_2)에 대한 Verilog 코드를 작성해 보겠습니다.

다음 Verilog 코드는 표시된 회로를 설명합니다:

사용된 요소는 이전 예제와 유사하지만 10행에서 내부 신호가 정의됩니다. 'wire' 키워드는 이 연결의 데이터 타입을 지정합니다. 비트별 연산자 '~'는 NOT, '|'는 OR 연산에 사용됩니다. 비트별 연산자 '^'는 XOR 연산에 사용됩니다.

다음 그림은 Circuit_2 모듈에 대한 Verilog와 VHDL 설명을 모두 보여주어 차이점을 관찰할 수 있습니다.

예제 3:

세 번째이자 마지막 예제로, 다음 그림에 표시된 회로도에 대한 Verilog 코드를 제공하겠습니다: 빨간색과 파란색 입력 포트가 AND 연산자로 결합된 것을 볼 수 있습니다. 결과는 출력 포트에 표시됩니다. 신호를 그룹화하여 벡터로 취급하면 코드를 더 간결하고 읽기 쉽게 만들 수 있습니다. 위의 회로는 Verilog 코드를 사용하여 설명할 수 있습니다. Listing 1의 코드를 쉽게 확장하여 이 회로를 설명할 수도 있습니다.

벡터의 인덱스 범위는 오름차순([0:2])이나 내림차순([2:0])으로 표시될 수 있음을 명심하세요. 내림차순 형식이 보통 오류가 덜 발생하며 대신 사용될 수 있습니다.