Etch-Stopper Nano-layers를 통한 깨끗한 인터페이스 프로세스를 사용하여 a-IGZO TFT 장치 성능 향상

결과 및 토론

CL-ES 공정으로 제작된 a-IGZO 기반 TFT는 BCE 공정과 동일한 마스크 번호를 나타냅니다(그림 1). BCE 구조의 a-IGZO 기반 TFT와 비교하여 CL-ES 구조의 a-IGZO 기반 TFT는 두 가지 장점을 보여줍니다. (1) CL-ES 공정을 사용하여 생성된 a-IGZO 기반 백플레인은 게이트 절연체, a-IGZO nano -layer, ES nano-layer 순으로 형성한 후 건식 식각 방식으로 ESL nano-mask를 형성한다. 새로 형성된 100nm의 ESL 나노 마스크는 a-IGZO 나노 필름이 식각액, 스트리퍼 또는 포토레지스트에 노출되는 것을 방지할 수 있습니다. 따라서 층간 계면의 오염이 효과적으로 방지됩니다[25]. (2) 동시에, a-IGZO 나노필름은 ES층에 의해 보호되지 않고 CF₄에 의해 충격을 받습니다. ESL 나노마스크 형성 동안 플라즈마는 전도체가 된다. 이는 다음 공정의 S/D 전극과 a-IGZO 반도체 사이에 자연스럽게 Ohmic contact를 형성하게 된다. 다른 부분의 경우, S/D 및 a-IGZO 나노층의 동시 에칭은 ESL-(a-IGZO+S/D 금속화) 층의 오버레이 허용 한도가 될 수 있으며, 이는 a-의 두 오버레이 공정 오류를 줄일 수 있습니다. 기존 ESL 공정의 IGZO-ESL 및 ES-S/D 금속화 레이어(그림 2). a-IGZO, ES, S/D 레이어의 오버레이 수를 줄임으로써 기생 커패시턴스를 낮추는 TFT 소자의 크기를 줄였다. 결과 평면 구조는 BCE 구조와 유사합니다(그림 3a, b).

(Color online) CL-ES 공정에서 TFT 채널과 S/D 전극 동시 형성 방법의 개략도. 아 게이트 전극을 형성하는 첫 번째 단계. ㄴ 에칭 스토퍼 층을 형성하는 두 번째 단계. ㄷ S/D 포토 패턴을 형성하는 세 번째 단계입니다. d S/D 전극과 액티브 패턴을 형성하는 네 번째 단계

(Color online) -IGZO TFT의 SEM 이미지(a , b 평면도; ㄷ , d 측면도) CL-ES 구조(a , ㄷ ) 및 BCE 구조(b , d )

그림 3은 CL-ES 구조(그림 3a, c)와 BCE 구조(그림 3b, d)를 가진 a-IGZO 기반 TFT의 SEM 이미지를 보여줍니다. 평면도에서는 CL-ES 구조와 BCE 구조의 차이점을 식별하기 어렵습니다(그림 3a, b). 측면에서 보면 CL-ES 구조에서 a-IGZO 나노층과 S/D 전극층 사이에 ES 나노층이 있음을 알 수 있다(그림 3c). 한편, BCE 구조에서 a-IGZO 나노층의 상부에는 보호층이 발견될 수 있다(그림 3d). 제시된 CL-ES 공정에서 두께가 30nm인 a-IGZO 나노층이 증착됩니다. 또한, 습식 에칭 중 손상은 무시할 수 있습니다. BCE 공정의 경우 a-IGZO 층은 식각 손실에 대한 보상이 필요하기 때문에 70nm a-IGZO 나노 층이 증착됩니다. CL-ES와 BCE 구조에서 a-IGZO 나노층의 두께 차이는 SEM 이미지에서 관찰할 수 있습니다(그림 3c, d).

CL-ES 구조와 BCE 구조의 a-IGZO 기반 TFT의 I-V 특성을 비교합니다(그림 4). 포화 전자 이동도, 문턱 전압, SS(subthreshold voltage swing) 값 및 기타 특성 값은 표 1에 요약되어 있습니다. 표 1에 요약된 값은 8.5세대 유리 기판의 중심과 가장자리에서 파생된 평균 값입니다. . CL-ES 구조의 a-IGZO 기반 TFT는 V 구현 _번째 − 0.8V, SS 값 0.18V/dec, 포화 전자 이동도 8.05cm ² /V s. BCE 구조의 a-IGZO 기반 TFT에서 해당 결과는 V _번째 + 0.5V, SS 값 0.77V/dec, 포화 전자 이동도 6.03cm ² /V s. BCE 구조와 비교하여 CL-ES 구조는 향상된 장치 성능을 보여줍니다. 그러나 CL-ES 구조의 a-IGZO 기반 TFT 소자의 온-전류 특성은 BCE 구조의 소자보다 낮습니다. 이는 CL-ES 및 BCE 구조에서 TFT 채널 구조가 다르기 때문입니다. 일반적으로 BCE 구조의 TFT 채널 길이는 S/D 금속 전극 사이의 거리이며, 본 연구에서 측정된 채널 길이는 5um이다[21]. CL-ES 구조에서 전극은 ESL 나노마스크 측면에서 늘어나는 a-IGZO 나노필름과 접촉한다. 따라서 채널 길이는 etch-stopper 측면에 정의된 a-IGZO 사이의 거리로 결정되지만 전극 사이의 거리로는 결정되지 않습니다. 현재 CL-ES-구조 장치의 채널 길이는 10um으로 측정됩니다.

(Color online) 중앙에 CL-ES 및 BCE 구조가 있는 a-IGZO TFT의 I-V 특성 비교(a ) 및 가장자리(b ) 8.5세대 유리 기판

I의 측정값은 표 1과 같이 _켜기 /나 _꺼짐 비율(~ 10 ⁶ , 표 1 참조)는 일반적인 값(> 10 ⁷ )보다 약 10배 작습니다. ) a-IGZO 기반 TFT. 여기에 사용된 측정장비는 8.5세대 양산을 위한 장비이기 때문이다. 산업용 장비의 크기가 크기 때문에 이러한 측정에는 긴 케이블이 필요합니다. 긴 케이블은 측정 노이즈를 증가시켰습니다. 다음의 신뢰성 테스트에서는 보다 작은 규모의 측정 장비를 사용하고 개별 TFT 소자를 측정용 표본으로 사용합니다. 이러한 방식으로 측정된 I _켜기 /나 _꺼짐 비율은 모두 상위 10 ⁷ 입니다. (아래 참조).

CL-ES 공정은 a-IGZO 채널 레이어가 식각액, 포토레지스트 또는 스트리퍼에 노출되는 것을 방지하도록 신중하게 설계되었습니다. CL-ES 공정, gate insulator, a-IGZO nano-layer, ES nano-layer를 생산하는 과정에서 각 층간 계면은 세정을 위해 DI water에만 접촉됩니다. 따라서 절연체층과 a-IGZO 나노층의 화학적 오염은 무시할 수 있다[25, 26]. 그러나 BCE 공정은 채널 층을 화학 물질에 노출시킬 뿐만 아니라 a-IGZO 채널이 Cu 금속에 직접 노출되기 때문에 Cu 이온 확산 오염을 수반합니다. 이것은 CL-ES 구조의 장치에서도 피할 수 있습니다. a-IGZO 나노 필름의 채널 영역은 ESL 나노 마스크로 잘 보호됩니다. CL-ES 공정에서 낮은 화학적 오염은 a-IGZO 나노층과 절연층 사이의 계면에서 낮은 캐리어 트랩 밀도로 이어져 우수한 SS 값을 초래할 수 있습니다. CL-ES 공정을 통한 a-IGZO 기반 TFT 소자의 낮은 화학적 오염은 또한 산업 생산에서 매우 중요한 a-IGZO TFT의 균일성과 재현성을 향상시키는 데 도움이 됩니다[27, 28].

그림 5는 8.5세대 기판의 42개 측정 지점에서 파생된 CL-ES 구조 및 BCE 구조를 가진 TFT의 측정된 I-V 특성을 보여줍니다. CL-ES 구조의 a-IGZO 기반 TFT는 V _번째 범위는 0.72V인 반면 BCE 구조의 기기는 2.14V입니다(표 1). 즉, CL-ES 구조에 의해 장치 성능의 균일성이 크게 향상됩니다.

(온라인 색상) a CL-ES 구조. ㄴ BCE 구조의 TFT I-V 전달 특성. ㄷ 42개의 측정 포인트. d TFT님의 사진. 모두 8.5세대 기판에서 측정됨

그림 6a, b는 NBTIS 테스트에서 얻은 CL-ES 구조화 장치와 BCE 구조화 장치의 I-V 특성 이동을 각각 보여줍니다. NBTIS 테스트 결과는 표 2에 요약되어 있습니다. 표 2에 설명된 스트레스 조건에서 V _번째 CL-ES 구조화 소자와 BCE 구조화 소자의 시프트는 각각 − 0.51 및 − 3.88V입니다. 또한, CL-ES 구조의 소자의 on-current shift, off-current shift, SS 값 변동은 모두 BCE 구조의 소자보다 낮습니다(표 2). CL-ES 구조의 a-IGZO 기반 소자는 a-IGZO의 오염을 효과적으로 방지하고 a-IGZO TFT 채널의 캐리어 트랩 밀도를 낮출 수 있기 때문이다. 특히, 처음 1000초의 응력 결과를 보면 CL-ES 구조의 소자에서 SS 값의 변화가 관찰되지 않습니다. 이 현상은 CL-ES TFT 백채널을 구성하는 a-IGZO 나노필름 표면에 캐리어 트랩을 형성할 수 있는 결함 부위가, 전기 및 조명 스트레스에 의해 추가로 생성되지 않습니다. 이러한 결과는 CL-ES 구조의 장치가 BCE 구조의 장치보다 훨씬 더 안정적임을 완전히 증명합니다. 그림 6c, d는 PBTS 테스트에서 얻은 CL-ES 및 BCE 구조 TFT의 I-V 곡선 이동을 보여줍니다. 자세한 PBTS 테스트 결과는 표 3에 요약되어 있습니다. CL-ES 구조의 TFT와 BCE 구조의 TFT는 모두 PBTS 평가 동안 이온 전류가 감소했습니다. 이것은 V의 이동으로 인해 발생합니다. _번째 긍정적인 방향으로. PBTS 평가 중 상대적으로 작은 V를 갖는 CL-ES 구조 TFT의 잔류 이온 전류 비율[(마지막 이온/초기 이온) × 100] _번째 양의 이동(+ 1.94 V)은 88.2% 수준입니다. BCE 구조의 TFT의 잔류 이온 전류 비율이 41.3%인 것과 비교할 때 CL-ES 구조의 TFT가 훨씬 우수합니다. 이는 GOA(Gate Drive On Array) 회로 설계 시 중요한 용량 차이를 보여줍니다. NBTIS와 달리 CL-ES 구조의 TFT의 SS 값은 BCE 구조의 TFT와 같이 큰 변화가 없거나((∆SS 0.06V/dec), 오히려 감소(∆SS − 0.86)합니다. 이는 아마도 캐리어는 양의 게이트 바이어스에 의해 게이트 절연체와 a-IGZO 나노막 사이의 내부 공간 및 계면에 축적되어 초기에 캐리어 트랩 사이트를 채워 캐리어 트랩 현상을 감소시키고, 문턱 전압 시프트 현상은 게이트 절연체와 a-IGZO 나노 필름 사이의 경계면 근처에 캐리어 전하 트랩 CL-ES 구조의 TFT의 작은 문턱 전압 이동은 a-IGZO의 계면과 내부 공간이 현저하게 깨끗함을 나타냅니다. 결론적으로 PBTS 테스트도 CL-ES 구조와 프로세스가 더 나은 장치 신뢰성으로 이어짐을 시사합니다.

(온라인 컬러) CL-ES의 I-V 전달 특성 드리프트(a , ㄷ ) 및 BCE(b , d ) NBITS에서 얻은 TFT(a , b ) 및 PBTS 테스트(c , d )