비정질 인듐-갈륨-아연-산화물(a-IGZO)은 차세대 LCD 백플레인 핵심 소재이나, 식각 중 화학적 민감성으로 양산 적용이 제한됩니다. 약 100 nm SiOₓ 에치 스토퍼 층 도입과 30 nm a-IGZO 박막 및 소스-드레인(S/D) 전극 동시 식각을 수행하는 클린 에치 스토퍼(CL-ES) 공정을 제시합니다. 8.5세대 2200 mm × 2500 mm 유리 기판 제작 CL-ES 구조는 포화 이동도 8.05 cm²/V·s, 문턱 전압(V_th) 균일도 0.72 V로 기존 백채널 식각(BCE) 설계를 능가합니다. ±30 V 스트레스 3600초 조건에서 V_th 시프트가 NBTIS -0.51 V, PBTS +1.94 V로 BCE 대비(-3.88 V, +5.58 V) 현저히 작습니다. 이 결과는 CL-ES 공정 a-IGZO TFT가 대면적 LCD 양산에 높은 재현성, 신뢰성, 경제성을 가짐을 입증합니다.
고해상도 대형 패널 평판 디스플레이 수요로 우수한 전자 이동도 반도체 백플레인 탐색이 가속화됐습니다. 금속 산화물 반도체, 특히 a-IGZO는 5-10 cm²/V·s 이동도와 10 pA 미만 오프 전류로 실리콘 TFT 대안으로 매력적입니다[1-4]. 그러나 표준 5마스크 BCE 공정 식각제에 대한 a-IGZO 약한 화학적 저항성이 채택 걸림돌입니다. Al계 식각제는 수초 내 a-IGZO 용해[11-13], 더 순한 H₂O₂계 Cu 배선 식각제도 채널 손상 초래해 화학량론 불균형, 균일도 저하, 소자 신뢰성 훼손[14-18]. 기존 6마스크 에치 스토퍼(ES) 솔루션은 오염 완화하지만 마스크 수 증가, 기생 용량 증가, 개구율 감소[16-18]. 최근 5마스크 하프톤 및 리프트오프 기술은 포토레지스트 박리 화학물질에 활성층 노출로 a-IGZO 적용 곤란, 수율 추가 저하[19-21]. 따라서 a-IGZO 계면 보존하는 비용 효율적 마스크 효율 공정이 산업적 확장성에 필수적입니다.
CL-ES 접근법은 표준 5마스크 BCE 워크플로에 ESL 통합으로 이 요구 충족. ESL은 a-IGZO 층 후 S/D 패터닝 전 증착돼 채널을 식각제, 포토레지스트, 용매로부터 보호하는 보호 나노 마스크 형성. 이 전략은 a-IGZO 계면 보호뿐 아니라 a-IGZO 박막과 S/D 금속 동시 식각으로 오버레이 오류와 기생 용량 감소. 결과적으로 BCE 처리량 유지하면서 에치 스토퍼 설계 청결도와 성능 이점 확보.
CL-ES 공정 흐름은 그림 1에 도시. 이중층 Mo/Cu(30 nm/250 nm) 게이트 전극 우선 증착해 저저항 확보. 게이트 절연층 스택-Si₃N₄(300 nm) 후 SiO₂(100 nm)-는 PECVD로 성장해 Cu 산화 차단 및 이온 확산 방지. 30 nm a-IGZO 박막(In₂O₃:Ga₂O₃:ZnO = 1:1:1) 상온 스퍼터링 후 330°C 건조 공기 1시간 어닐링으로 목표 이동도 범위 달성[6-10]. SiO₂ 에치 스토퍼 층(약 100 nm) 동일 전력 압력 조건 PECVD로 증착해 a-IGZO 박막과 밀착 계면 형성. 건식 식각(CF₄/O₂, 2000/800 sccm)으로 ESL 패터닝해 원하는 채널 영역만 노출. a-IGZO가 ESL 패터닝 중 CF₄ 플라즈마 폭격 받아 도전성 돼 후속 Mo/Cu/Mo S/D 스택(30 nm/300 nm/30 nm)과 고유 옴 접촉 형성. 선택적 H₂O₂-플루오라이드 식각제로 과잉 금속 제거하며 ESL이나 a-IGZO 손상 방지. 패시베이션 스택은 250 nm SiO₂ 층 후 200 nm Si₃N₄ 층, 모두 PECVD 증착. 마지막으로 40 nm 인듐 주석 산화물(ITO) 화소 전극 스퍼터링, 230°C 건조 공기 1시간 어닐링. 전체 공정 5마스크 사용으로 기존 BCE 워크플로와 동일해 기존 AM-LCD 팹 호환성 확보. 비교용 BCE 구조 a-IGZO TFT 백플레인도 표준 5마스크 BCE 레시피로 제작(식각 손실 보상 위해 70 nm a-IGZO 채널).
전기 측정은 Keysight 4082A 파라메트릭 테스터로 상온 수행. 음바이어스 온도 조명 스트레스(NBTIS): V_GS=-30 V, V_DS=15 V, 60°C, 5000 cd/m² 조명, 3600초[23]. 양바이어스 온도 스트레스(PBTS): V_GS=30 V, V_DS=15 V, 60°C 동일 시간[24]. 8.5세대 기판 42개 무작위 지점 측정으로 균일도 평가.
그림 2는 CL-ES 제작 흐름 강조: ESL 나노 마스크가 a-IGZO 채널을 식각제 노출에서 보호하면서 동시 S/D 식각 가능케 해 오버레이 단계와 기생 용량 감소. SEM 이미지(그림 3)에서 CL-ES 소자는 a-IGZO 박막과 S/D 전극 사이 ESL 존재 확인, BCE 소자는 a-IGZO 채널이 패시베이션 층 바로 아래 위치.
전기 성능 비교(그림 4): CL-ES TFT는 V_th -0.8 V, SS 0.18 V/dec, 이동도 8.05 cm²/V·s 달성, BCE TFT(V_th +0.5 V, SS 0.77 V/dec, 이동도 6.03 cm²/V·s) 능가. CL-ES 채널 길이(약 10 µm)는 전극 간격 아닌 ESL 패턴으로 결정돼 5 µm BCE 채널 대비 약간 낮은 온전류 설명.
42개 측정점 균일도 지표(그림 5): CL-ES V_th 분포 0.72 V vs BCE 2.14 V로 ESL 역할 확증 - 화학적 오염과 a-IGZO/절연체 계면 캐리어 트랩 밀도 완화.
신뢰성 테스트 추가 CL-ES 우위 입증. NBTIS 하 V_th 시프트 CL-ES -0.51 V, BCE -3.88 V, CL-ES SS 변동 미미(<0.1 V/dec). PBTS 결과 V_th 시프트 CL-ES +1.94 V, BCE +5.58 V, 잔류 온전류 비율 각각 88.2% vs 41.3%. ESL이 계면 무결성 보존과 스트레스 조건 트랩 형성 감소 확인.
종합적으로 CL-ES 공정은 BCE 마스크 수와 소자 면적 유지하면서 우수한 균일도, 이동도, 스트레스 내성 제공. 성능과 제조성 조합으로 CL-ES가 차세대 대면적 LCD 백플레인 실용적 솔루션으로 자리매김.
클린 에치 스토퍼(CL-ES) 공정은 100 nm SiO₂ ESL을 5마스크 a-IGZO TFT 워크플로에 성공 통합해 BCE 처리량 보존하며 채널 화학적 노출 제거. 결과 백플레인은 2200 mm × 2500 mm 기판에서 V_th 분포 0.72 V, 이동도 8.05 cm²/V·s, SS 0.18 V/dec 달성. 신뢰성 테스트 3600초 후 V_th 시프트 NBTIS -0.51 V, PBTS +1.94 V, 최소 SS 드리프트로 향상된 안정성 입증. 화학적 저항성 병목 극복으로 CL-ES 기술이 경제적, 고해상도, 대형 패널 LCD 양산 길 열음.
나노물질
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