높은 PSRR 향상 기능이 있는 180 nm 자체 바이어스 밴드갭 참조

초록

이 논문에서는 PSRR(Power Supply Rejection Ratio)이 높은 개선된 자체 바이어스 밴드갭 기준(BGR)을 제시합니다. 피드백 루프를 구성하는 연산 증폭기는 PTAT(절대 온도에 비례하는 전압) 전압을 달성하기 위해 오프셋 전압을 채택하는 낮은 전력 소비를 위해 양의 온도 계수(TC) 전압 생성과 다중화됩니다. 온도 독립적인 기준 생성을 통해 PSRR 향상을 위해 두 개의 피드백 루프가 동시에 실현되며, 이는 로컬 네거티브 피드백 루프(LNFL)와 글로벌 자체 바이어스 루프(GSBL)를 형성합니다. 제안된 BGR은 180 nm BCD 기술로 구현되었으며, 그 결과 생성된 기준 전압은 2.506 V이고 TC는 -55~125 °C의 온도 범위에서 25 ppm/°C임을 보여줍니다. 라인 감도(LS)는 0.08 ‰/V입니다. 필터 커패시터가 없는 경우 PSRR은 저주파에서 76 dB, 46 dB에서 최대 1 MHz까지입니다.

소개

전압 레퍼런스는 의료 전자, 전력 관리, 무선 환경 센서 및 통신 회로에 널리 사용되는 전자 시스템의 핵심 모듈 중 하나입니다. 기술의 발전으로 칩 면적은 계속 줄어들고 간섭 방지 능력은 계속해서 증가하고 있으며, 특히 나노 스케일 애플리케이션에서 전압 레퍼런스의 구조 최적화 및 노이즈 내성에 대한 요구 사항이 급격히 증가하고 있습니다[1].

기존의 밴드갭 기준(BGR) 회로는 전체 회로에 바이어스 전류를 제공하기 위해 추가 회로 블록이 필요하므로 회로 면적과 전력 소비가 크게 증가합니다. 동시에 생성된 바이어스 전류는 온도의 영향을 크게 받아 기준 전압의 온도 계수(TC)에 영향을 줍니다. 조각별 곡률 보상[2], 지수 곡률 보상[3], 누설 기반 제곱근 보상(LSRC)[4] 등과 같이 개선된 TC를 위한 많은 고차 보상 기술이 보고되었습니다. 기존 BGR 회로의 또 다른 단점은 외부 환경의 영향을 크게 받고 출력 전압이 불안정하다는 점인데, 이를 이 글에서 중점적으로 다룬다.

PSRR(Power Supply Rejection Ratio)은 기준 전압의 노이즈 내성을 측정하는 중요한 매개변수입니다. PSRR을 개선하기 위한 기존 솔루션은 추가 증폭기, 긴 채널 트랜지스터, 캐스코드 구조[6], 추가 이득 스테이지[7] 등과 같은 칩 면적 및 전력 소비[5]를 희생합니다. 저주파 및 고주파수에서 각각 PSRR을 개선하기 위해 능동 감쇠기와 임피던스 적응 보상이 [8]에서 채택되었습니다. Yue et al. [9]는 PSRR을 향상시키기 위해 캐스코드 전류 미러를 사용했습니다. 높은 PSRR을 위해 [10]에서 바디 바이어스 및 네거티브 피드백 기술이 사용되었습니다.

위에서 언급한 문제를 극복하기 위해 이 요약에서는 PSRR이 높은 개선된 자체 바이어스 BGR을 제안합니다. PSRR 향상을 위해 두 개의 피드백 루프가 동시에 구현되며, 이는 로컬 네거티브 피드백 루프(LNFL)와 글로벌 자체 바이어스 루프(GSBL)를 형성합니다. 한편, 전체 BGR에 대한 자체 바이어스 전류원(SBCS)이 달성된다. 정상 상태에서 제안된 BGR은 추가 바이어스 전류 모듈 및 칩 영역 없이 GSBL을 통해 자체 전원이 공급됩니다. 제시된 기술은 PSRR을 효과적으로 향상시킬 수 있는 GSBL에 내장된 전류 증폭기를 통해 출력 기준 전압에서 공급 전압을 분리합니다. 또한 출력 전압이 불안정해지는 것을 방지하기 위해 출력 전압 단자에 LNFL을 설계하여 출력 전압을 안정적으로 유지합니다. 또한 LNFL과 GSBL을 다중화하여 온도에 안정적인 기준전압을 생성한다. 이러한 방법을 통해 PSRR 향상이 높은 자체 바이어스 BGR이 컴팩트한 구조와 소비 전류로 구현됩니다.

<섹션 데이터-제목="방법">

메소드

그림 1과 같이 제안하는 BGR 회로는 시동회로, 전류증폭기, 연산증폭기, 밴드갭 레퍼런스 코어로 구성된다. 시동 회로는 영점을 제거하는 데 사용됩니다. 증폭기에 내장된 오프셋 전압은 저항 R1을 통해 PTAT 전류를 실현할 수 있는 절대 온도(PTAT) 전압에 비례하도록 설정됩니다. R1 및 R2 양단 전압의 양의 TC, V의 음의 TC _BE(Q5) 및 V _BE(Q4) 노드 V에서 온도 안정적인 기준 전압을 달성하기 위해 적절하게 취소될 수 있음 _참조 . 동시에 성능을 향상시키기 위해 증폭기의 도움으로 LNFL이 형성되었습니다. 그림 1의 상단에 있는 전류 증폭기와 결합하여 추가 PSRR 개선을 위해 GSBL이 구현됩니다. 제안된 BGR의 세부적인 구현은 그림 2와 같다.

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제안된 전압 레퍼런스의 등가 아키텍처 다이어그램

<그림>

제안된 전압 레퍼런스의 개략도

시동 회로

시동 회로는 그림 2의 왼쪽에 나와 있습니다. 시동 단계의 시작 부분에서 출력 전압 V _참조 MN8과 MN9를 끈 상태로 유지하는 낮은 수준입니다. MP1_1을 통과하는 전류는 MP5에 대한 시동 전류를 생성하는 데 사용됩니다. 여기서 MP1_1은 종횡비가 매우 작은 큰 저항입니다. V에서의 전압 _참조 시동 전류에 의해 점차적으로 충전됩니다. V에서의 전압 _참조 밴드갭 코어 부분의 최소 동작 전압을 초과하면 증폭기에 대한 바이어스 전류가 생성됩니다. 이렇게 하면 BGR이 원하는 작동 지점으로 이동합니다. 동시에 트랜지스터 MN8과 MN9가 점진적으로 켜져 MP5의 공급 전류를 밴드갭 코어에서 생성된 자체 바이어스 전류로 전환합니다. 시동 완료 후 V 시동 전류가 꺼지지 않음 _참조 어떤 이유로 기준 전압이 떨어지는 경우 재조정[11].

SBCS 생성기

제안된 BGR에는 성능 향상에 도움이 되는 두 개의 SBCS 루프가 있습니다[1]. 첫 번째는 증폭기의 꼬리 전류에 있습니다. 트랜지스터 Q4를 통한 PTAT 전류는 Q3으로 미러링됩니다. 그러나 Q4를 통과하는 전류는 증폭기의 입력 오프셋 전압으로 고정되는 저항 R1 양단의 전압에 의해 결정됩니다. MP7과 MP8의 동일한 종횡비로 인해 증폭기의 입력 오프셋 전압은 다음과 같이 표현될 수 있습니다.

$$ {V}_{OS}={V}_T\ln N $$ (1)

여기서 N Q1과 Q2의 면적 비율이며 V _T 열전압이다. 따라서 증폭기 및 밴드갭 코어 부품의 전류는 PTAT 전류이며, 이는 다음과 같이 주어질 수 있습니다.

$$ {I}_{R1}={V}_T\ln N/{R}_1 $$ (2)

밴드갭 기준 코어의 전류는 테일 전류로 증폭기에 미러링되어 첫 번째 자체 바이어스 루프를 형성합니다.

두 번째 SBCS 루프는 전류 증폭기로 구성됩니다. 방정식 (2)에 표시된 PATA 전류는 MP7 및 MP6의 전류 미러에 의해 전류 증폭기로 미러링됩니다. 그런 다음 현재 나 , K로 증폭됩니다. 노드 VREF에 대한 현재 소스로, 다음과 같이 설명할 수 있습니다.

$$ K={k}_1{k}_2 $$ (3)

여기서 k ₁ =S _{MN 6} /S _{MN 7} , 카 ₂ =S _MP3 /S _MP2 , S _나 트랜지스터 i의 종횡비입니다. . 따라서 현재 KI , 증폭기 및 밴드갭 코어 부품에 재주입되어 두 번째 자체 바이어스 루프를 구성합니다.

저전력 소모로 올바른 동작을 보장하기 위해 전류 KI , 증폭기 및 밴드갭 코어의 최소 전류 요구 사항보다 약간 커야 합니다. 제안된 설계에서 MP6, MP7 및 MP8을 통한 전류는 동일한 레벨로 설정됩니다. I . 밴드갭 코어를 통한 전류는 2I입니다. . 따라서 관계, 6 ≥ K> 5, 만족해야 합니다[12,13,14].

V _참조 발전기 회로

V _참조 제너레이터 회로는 증폭기와 밴드갭 코어로 구성된 그림 2의 오른쪽에 나와 있습니다. 식 (2)와 같이 증폭기의 PTAT 오프셋 전압은 SBCS 루프에 의해 다중화된다[15]. 이것은 R1, R2 및 R_트리밍을 통해 전류를 만듭니다. Q4 및 Q5의 음의 TC의 온도 보상으로 사용되는 PTAT 전류입니다. 생성된 기준 전압, V _참조 ,

로 표현할 수 있습니다. $$ {V}_{REF}=2{V}_{BE}+\left(1+\frac{R_2+{R}_{Trim\min g}}{R_1}\right){V}_T\ 인 N $$ (4)

(R의 비율 조정으로 ₂ + R _{트림 분 g} )/R ₁ , 온도 보상 기준 전압은 저온 드리프트로 실현될 수 있습니다.

피드백

LNFL은 두 개의 작은 LNFL로 구성된 증폭기와 밴드갭 코어에 설정됩니다. 첫 번째 루프 1은 증폭기의 입력에서 V로 연결됩니다. _참조 , 증폭기의 입력에 대한 피드백. 다른 하나인 loop2는 V에서 가져온 것입니다. _참조 Bandgap 코어를 통해 앰프의 현재 테일로, 피드백은 V로 _참조 . 루프 1의 경우 증폭기 입력이 있는 포지티브 피드백 및 네거티브 피드백 이중 로컬 루프가 있습니다. 포지티브 피드백 루프는 Q5, R2, R1, Q1, MP8 및 MX로 구성됩니다. 네거티브 피드백 루프는 Q5, R2, Q2 및 MX로 구성됩니다. 포지티브 및 네거티브 피드백 루프의 이득은 다음과 같이 유도됩니다.

$$ {A}_{V, PF}=\frac{R_{Trim\min g}}{R_1+{R}_{Trim\min g}+{R}_2}{g}_{m,Q1} {r}_{o, MP8} $$ (5) $$ {A}_{V, NF}=\frac{R_1+{R}_{Trim\min g}}{R_1+{R}_{Trim\ 최소 g}+{R}_2}{g}_{m,Q2}{r}_{o, MP8} $$ (6)

여기서 g _{m , 질문 1} 트랜지스터 Q1의 트랜스컨덕턴스, r _{오 , MP 8} 는 트랜지스터 MP8의 출력 저항이며, g _m Q1과 Q2의 값은 거의 같습니다. 네거티브 피드백 루프의 효과가 긍정적 피드백 루프보다 강하기 때문에 루프1은 피드백 루프로 동작하며 루프 특성은 다음과 같이 표현될 수 있습니다.

$$ {T}_{\mathrm{loop}1}\approx \frac{R_1}{R_1+{R}_{Trim\min g}+{R}_2}{g}_{m,Q1}{r }_{o, MP8} $$ (7) $$ {p}_0\approx \frac{1}{r_{o, MP8}{C}_1} $$ (8)

여기서 p ₀ 지배적인 극이다. loop2와 관련하여 성능은 다음과 같이 주어질 수 있습니다.

$$ {T}_{\mathrm{loop}2}\approx \frac{1/{g}_{m, MP8}}{R_1+{R}_{Trim\min g}+{R}_2} $ $ (9) $$ {p}_1\대략 \frac{g_{m, MP8}}{C_1} $$ (10)

여기서 g _{m , MP 8} 는 트랜지스터 MP8의 트랜스컨덕턴스이고 p는 ₁ 지배적인 극이다. 결과적으로 LNFL의 총 루프 이득은

$$ {T}_{\mathrm{LNFL}}\대략 \frac{R_1{g}_{m,Q1}{r}_{o, MP8}+1/{g}_{m, MP8}} {R_1+{R}_{Trim\min g}+{R}_2}\frac{1+s/{z}_0}{\left(1+s/{p}_0\right)\left(1+ s/{p}_1\right)} $$ (11)

식 (2)를 고려하면 식 (11)은 다음과 같이 다시 쓸 수 있습니다.

$$ {T}_{\mathrm{LNFL}}\approx \frac{r_{o, MP8}\ln N+1/{g}_{m, MP8}}{R_1+{R}_{Trim\min g}+{R}_2}\frac{1+s/{z}_0}{\left(1+s/{p}_0\right)\left(1+s/{p}_1\right)} $$ (12)

여기서 z ₀ ≈ g _{m , MP 8} /[C ₁ (1 + 1/ ln N )]. N 이후 =8 제안된 디자인에서 0, z ₀ , 극의 두 배와 거의 동일, p ₁ , LNFL의 루프 대역폭을 2배로 확장할 수 있습니다.

GSBL은 전류 증폭기, 밴드갭 코어 및 증폭기로 구성되며, 강화된 PSRR 성능과 함께 자체 바이어스 방식으로 전체 회로에 바이어스 전류를 제공할 수 있습니다. GSBL의 루프 이득은 다음과 같이 주어질 수 있습니다.

$$ {T}_{\mathrm{GSBL}}\대략 \frac{K\left(1/3{g}_{m, MP8}\Big\Vert 1/{g}_{m, MX}\ 오른쪽)}{R_1+{R}_{Trim\min g}+{R}_2} $$ (13)

여기서 g _{m , MX} 트랜지스터 M의 트랜스컨덕턴스입니다. _X . 트랜지스터 M의 주요 효과 _X V에서 등가 임피던스를 낮추는 것입니다. _참조 루프 보상의 편리함. 티 _GSBL 진동을 피할 수 있는 제안된 디자인의 것보다 작게 설정됩니다.

LNFL 및 GSBL의 도움으로 생성된 기준 전압의 안정성 V _참조 , 크게 향상될 수 있습니다.

제안 전압 레퍼런스의 PSRR

제안된 회로의 PSRR 계산을 단순화하기 위해 기준 전압에 의해 구동되는 부품의 등가 저항 V _참조 , 가 먼저 계산됩니다. 이 부분의 계산도는 그림 3[16]과 같다.

<그림>

R_eq 계산 도표

그림 4a는 회로 분기 1, 2의 등가 저항 계산을 위한 소신호 모델을 보여줍니다. 여기서 전류 I ₁ 그리고 나 ₂ 각각 그림 3의 흐름. 그런 다음 등가 저항 R _{eq 1,2} ,

로 표현할 수 있습니다. $$ {R}_{eq1,2}\대략 \frac{3{R}_{eq,4}{r}_{o,Q1}}{3{g}_{m,Q1}{r} _{o,Q1}\left({R}_T+{R}_1+{r}_{o,Q3}\right)+{g}_{m,Q1}{R}_1{r}_{o, Q1}+3{R}_{eq,4}} $$(14)

여기서 g _{m ,질문 1} 그리고 r _{오 ,질문 1} 는 각각 Q1의 트랜스컨덕턴스 및 출력 저항입니다. R _{eq 4} I가 있는 분기의 등가 저항입니다. ₄ . 그림 2에 표시된 MP6의 게이트 전압은 MP7의 드레인 전압에 의해 결정되므로 노드 M의 PSNA(Power Supply Noise attenuation)도 계산되어야 하며, 이는 다음과 같이 주어질 수 있습니다. $$ {V}_M=\Delta {V}_{ref}+\frac{g_{m,Q1}{R}_1{r}_{o,Q2}}{2{g}_{m, MP7 }\left({r}_{o,Q2}+{r}_{o, MP8}\right){R}_{eq4}}\Delta {V}_{ref}\approx \Delta {V} _{참조} $$ (15)

여기서 r _{오 ,MP 8} 그리고 r _{오 ,질문 2} 각각 MP8 및 Q2의 출력 저항입니다. 지 _{m ,MP 7} MP7의 트랜스컨덕턴스입니다. 식 (15)에서 주장하는 바와 같이 전원 잡음은 MP6의 소스-게이트 전압에 거의 영향을 미치지 않는다. 이것은 MP6가 높은 임피던스로 작동하게 합니다. r _{오 ,MP 6} , 앰프 및 밴드갭 코어 부품에서 노이즈 영향을 분리합니다.

<그림>

R_eq용 소신호 모델 . 아 R_eq1,2 계산 다이어그램. ㄴ R_eq3 계산 다이어그램. ㄷ R_eq4 계산 도표

I가 있는 분기의 등가 저항 ₃ 그림 3의 는 그림 4b에 의해 유도될 수 있으며, 이는

로 표현될 수 있습니다. $$ {R}_{eq3}\대략 \frac{6{R}_{eq,4}}{g_{m, mx}\left[3{g}_{m,Q1}{r}_{ o,Q1}\left({R}_T+{R}_1+{r}_{o,Q3}\right)+3{R}_{eq,4}+{g}_{m,Q1}{r }_{o,Q1}{R}_1\right]} $$ (16)

여기서 g _{m ,MX} 는 Mx의 상호 컨덕턴스입니다. I가 있는 분기의 등가 저항 소신호 모델 ₄ 그림 3의 그림 4c는

$$ {R}_{eq4}\약 1/{g}_{m,Q5}+{R}_1+{R}_T+1/{g}_{m,Q4}+{R}_2 $$ (17)

따라서 그림 3의 증폭기와 밴드갭 코어 부분의 소신호 등가 저항은

$$ {R}_{eq}={R}_{eq1,2}\left\Vert {R}_{eq3}\right\Vert {R}_{eq4} $$ (18)

따라서 제안된 기준 전압의 총 PSRR은 그림 5와 같이 나타낼 수 있습니다. PSRR은 다음과 같이 주어질 수 있습니다.

$$ \frac{\Delta {V}_{ref}}{\Delta {V}_{CC}}\approx \frac{6{R}_{eq,4}}{g_{m, mx}{ g}_{m, mp3}{r}_{o, mp3}{r}_{o, mp6}\left[3{g}_{m,Q1}{r}_{o,Q1}\left ({R}_T+{R}_1+{r}_{o,Q3}\right)+3{R}_{eq,4}+{g}_{m,Q1}{r}_{o,Q1 {R}_1\오른쪽]} $$ (19)

g 이후 _m r _오>> 1은 일반적으로 유효하며 생성된 기준 전압에 대한 전원 공급 장치 노이즈의 영향이 크게 억제됩니다.

<그림>

PSRR용 소신호 모델

결과 및 토론

전압 레퍼런스는 180 nm BCD 프로세스로 구현되며 레이아웃은 그림 6에 나와 있으며 0.05690 mm² 를 차지합니다. 활동 영역.

<사진>

제안된 회로의 레이아웃

시뮬레이션된 시작 파형이 그림 7에 나와 있으며, 이는 전원 공급 장치 전압 설정과 함께 과도 절차를 보여줍니다. 공급 전압이 낮으면 전체 기준 회로가 완전히 작동하지 않으므로 시동 분기 전류가 매우 작아 기준 전압이 0으로 유지됩니다. 전원 전압이 상승함에 따라 생성된 기준 전압은 먼저 약 2V에서 안정적입니다. _BE 그림 2의 증폭기 부분의 비정상 동작으로 인한 것이다. 공급 전압이 제안된 BGR의 최소 요구 공급 전압 이상으로 증가하면 코어 연산 증폭기가 작동하기 시작하고 기준 전압이 원하는 값으로 빠르게 안정화된다. 게다가, 시작 전류는 원하는 기준 전압으로 약 0으로 떨어지는 반면 제안된 SBCS는 GSBL과 함께 전류 공급을 대신합니다. 시동 회로의 전력 소비는 칩 소비 전력의 작은 부분을 차지합니다.

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제안된 기준 전압의 시작 과도 특성

생성된 기준 전압의 온도 특성 V _참조 , 그림 8에 나와 있습니다. V의 전압 변화 _참조 −55 °C ~ 125 °C 범위에서 11.3 mV이며, 여기서 25 ppm/°C의 TC가 달성됩니다.

<그림>

생성된 기준 전압의 온도 의존성

그림 9는 기준 출력 전압의 라인 감도(LS)를 보여줍니다. 제안된 BGR은 3 V 공급 전압 및 V 이상에서 성공적으로 설정될 수 있습니다. _참조 변동은 3 -5 V 공급 전압 내에서 0.2 mV입니다. 이는 0.08‰/V의 양호한 LS가 실현되었음을 의미합니다.

<사진>

생성된 기준 전압의 공급 의존성

개선된 PSRR 성능은 그림 10에 나와 있으며, PSRR은 76 dB이며 이는 낮은 주파수에서 46 dB 이상에서 최대 1 MHz까지 수학식 19의 이론적 결과와 일치합니다.

<그림>

제안된 전압 레퍼런스의 PSRR 특성

기존의 바이너리 트리밍 방법은 R에 대해 8비트 트리밍을 채택한 제안된 BGR에 적합합니다. _트리밍 . 이것은 9 mV/LSB 트리밍 단계를 실현할 수 있습니다. 표 1은 3 -5 V 공급 전압과 -55 ~ 125 °C 온도 범위의 트리밍된 전압 레퍼런스의 성능을 보여줍니다. 표 1과 같이 온도 드리프트는 0.6% 이내, LS는 0.12‰/V 미만, PSRR은 71 dB@10 Hz 이상입니다.

표 2는 제안된 기준 전압의 특성 요약 및 이전에 보고된 일부 기준 전압과의 비교를 제공합니다. 제안된 전압 레퍼런스는 높은 공급 안정성을 목표로 하기 때문에 이 논문에서는 고차 온도 보상을 사용하지 않습니다. 따라서 주로 온도 또는 전력 최적화 방법에 중점을 둔 [11,12,13]의 TC는 제안된 기준 전압보다 작습니다. 제안된 기준 전압의 TC는 필요에 따라 문헌에 보고된 곡률 보상 방법을 사용하여 추가로 최적화할 수 있습니다. 제안된 압축 구조로 LNFL과 GSBL은 온도에 독립적인 기준 전압으로 동시에 구현되며, 이는 Table 2와 같이 PSRR과 LS 성능이 가장 우수하다.

결론

이 백서에서는 PSRR이 높은 압축된 자체 바이어스 BGR을 제시합니다. PTAT 전압은 입력 오프셋 전압이 비대칭인 연산 증폭기에 의해 구현되고 음의 온도 전압이 중첩되어 기준 출력 전압이 생성됩니다. 동시에 두 개의 피드백 루프 LNFL 및 GSBL이 동일한 부품으로 구현되어 온도 안정성이 향상되어 구조적 복잡성이 감소합니다. 이는 높은 PSRR로 공급 전류의 자급 및 전원 감도 향상으로 이어집니다.