28nm CMOS 공정에서 ESD 보호를 위한 PMOSFET가 내장된 견고한 래치업 면역 LVTSCR 장치

초록

저전압 트리거 실리콘 제어 정류기(LVTSCR)는 저전압 집적 회로에 정전기 방전(ESD) 보호 기능을 제공할 것으로 예상됩니다. 그러나 일반적으로 매우 낮은 유지 전압으로 인해 래치업 효과에 취약합니다. 이 논문에서는 28nm CMOS 기술에서 EP-LVTSCR이라는 추가 p형 MOSFET이 내장된 새로운 LVTSCR을 제안하고 검증했습니다. 제안된 장치는 ~ 6.2V의 낮은 트리거 전압과 ~ 5.5V의 상당히 높은 유지 전압을 가지고 있으며 전송 라인 펄스 테스트에서 고장 전류가 23%만 저하됩니다. 또한 EP-LVTSCR은 ~ 1.8Ω의 낮은 턴온 저항과 3.63V에서 측정된 ~ 1.8nA의 안정적인 누설 전류로 작동하므로 2.5V/3.3V CMOS의 ESD 보호에 적합합니다. 프로세스. 또한 TCAD 시뮬레이션을 통해 제안된 소자의 트리거 메커니즘과 전도 특성을 탐색하고 시연하였다.

배경

반도체 소자의 피처 사이즈가 지속적으로 소형화되면서 집적회로(IC)에서 정전기 방전(ESD)으로 인한 손상이 더욱 심각한 문제가 되고 있다. 더욱이, ESD 보호소자의 제조 비용은 고도의 공정 기술로 인해 급격히 증가하였다[1]. 따라서 높은 면적 효율성과 견고성 ESD 보호 장치의 설계는 큰 가치가 있습니다.

실리콘 제어 정류기(SCR) 장치는 기생 바이폴라 접합 트랜지스터의 강한 양의 피드백 효과로 인해 작은 장치 치수로 높은 ESD 전류를 유지하는 것으로 확인되었습니다[2]. 그러나 SCR은 일반적으로 높은 트리거 전압(V _t1 ) 나노 스케일 CMOS 기술에서 입력단의 게이트 산화막 항복 전압을 초과합니다. V를 줄이려면 _t1 SCR의 수정된 측면 SCR(MLSCR)은 고농도 도핑된 n ⁺ 을 삽입하여 입력 ESD 보호에 대해 보고되었습니다. 또는 p ⁺ n-well과 p-well의 경계를 가로지르는 영역 [3, 4]. 그러나 MLSCR의 트리거 전압은 CMOS 출력 버퍼에 있는 출력 트랜지스터의 항복 전압보다 여전히 높습니다. 따라서 효율적인 출력 ESD 보호를 단독으로 제공할 수 없습니다.

CMOS 출력 버퍼를 효율적으로 보호하기 위해 훨씬 낮은 트리거 전압을 구현하기 위해 기존 SCR에 단채널 NMOS(PMOS) 장치를 삽입하여 저전압 트리거 SCR(LVTSCR)이 제안되었습니다[5,6,7]. , 이는 삽입된 NMOS(PMOS) 장치의 스냅백 트리거 전압과 동일합니다. 그러나 기존 SCR 및 MLSCR 장치와 마찬가지로 LVTSCR도 매우 낮은 유지 전압(V_h ) 약 2V [8]. 이러한 래치업 효과는 정상 작동 중에 오작동을 일으키고 IC를 파괴하는 끊임없는 고전류를 초래합니다[9].

V를 개선하는 몇 가지 가능한 방법이 있습니다. _h LVTSCR [10,11,12,13,14,15]. 가장 일반적인 솔루션은 에미터-베이스 접합의 주입 효율을 줄이기 위해 SCR의 기생 바이폴라 접합 트랜지스터(BJT)의 베이스 영역을 확장하는 것입니다[10]. 이 솔루션을 채택하면 장치의 레이아웃 영역이 증가할 뿐만 아니라 턴온 저항(R _켜기 ) 또한 실패 전류(I _t2 ). 그런 다음 I에 대한 희생을 줄이면서 LVTSCR에 Floating-n-well 영역을 삽입하여 최적화된 방법을 제안했습니다. _t2 [11], 그러나 또한 큰 R _켜기 작은 전류에 대해 게이트 산화물 항복 전압을 초과하는 과도한 전도 전압을 유도하여 효과적인 ESD 보호 전류를 감소시킵니다. LVTSCR에 추가 N-LDD/P-HALO 레이어를 추가하는 방법은 V _h [12], 이러한 장치는 특정 프로세스에만 호환되며 일반 CMOS 프로세스에서는 널리 사용할 수 없습니다. 더욱이, 게이트-투-그라운드 NMOS 트리거 LVTSCR(GGSCR)이 [13]에서 보고되었으며, 이는 V를 증가시킵니다. _h 임베디드 NMOS의 드레인을 양극으로 유도함으로써 낮은 전류에서 SCR 전도 전에 임베디드 NMOS가 손상될 수 있습니다. 최근에 낮은 V를 수행하는 복합 LVTSCR 구조 _t1 뿐만 아니라 높은 V _h [14, 15]에서 증명되었다. 이러한 복합 구조는 높은 복잡성과 면적 요구 사항으로 설계되었으므로 설계 비용을 고려하여 고급 CMOS 기술에서의 적용이 제한됩니다. 따라서 견고하고 면적 효율적이며 래치업 면역 ESD 보호 장치는 고급 프로세스 ESD 보호에 매우 바람직합니다.

이 논문에서는 2.5V/3.3V 공급 전압 애플리케이션을 위해 PMOS 트랜지스터가 내장된 새로운 LVTSCR 구조(EP-LVTSCR)를 제안합니다. 제안하는 소자는 28nm CMOS 공정으로 제작되었으며 TLP(Transmission Line Pulse) 측정을 통해 전기적 특성을 검증하였다. 제안된 장치의 물리적 메커니즘은 TCAD(Technology Computer-Aided Design) 시뮬레이션을 통해 탐색됩니다. 결과적으로 제안된 구조는 더 높은 홀딩 전압, 더 낮은 R _켜기 , I의 약간의 감소 _t2 추가 프로세스 단계 없이.

방법

본 논문에서는 기존의 LVTSCR과 제안된 EP-LVTSCR에 대해 연구하였다. 기존 LVTSCR 및 EP-LVTSCR의 개략적인 단면도는 각각 그림 1a, b에 표시되어 있는 반면, 등가 회로는 기생 트랜지스터 및 웰 저항이 있는 구조 내에서 표시됩니다. 두 장치 모두에서 실리사이드 블록(SAB) 층이 부분 ND 영역 위에 배치되어 실리사이드 층의 형성을 방지하여 안정 저항을 유도합니다[16, 17]. 기존 LVTSCR에서 NMOS 트랜지스터는 NWELL과 PWELL에 걸쳐 드레인(ND) 설정으로 PWELL에 삽입되고 소스와 게이트는 그림 1a에서 볼 수 있는 접지(GND)에 함께 연결됩니다. ESD 스트레스 동안 기생 측면 p-n-p BJT(Q1) 및 기생 측면 n-p-n BJT(Q2 및 Q3)가 점진적으로 켜집니다. 이러한 조건에서 Q1 및 Q2 트랜지스터는 결합되어 전류 방전을 지배하는 SCR 전도 경로를 구성합니다. 여기서 SCR 전도 경로는 점선으로 표시됩니다.

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a의 단면도 기존 LVTSCR 및 b 제안된 EP-LVTSCR

기존의 LVTSCR에 비해 EP-LVTSCR은 게이트와 드레인이 금속으로 ND에 연결되어 그림 1b와 같이 NWELL에 추가 PMOS 트랜지스터(T1)가 내장되어 있습니다. ESD 펄스가 EP-LVTSCR의 애노드에 적용될 때 재핑 전압이 N+/PWELL 항복 전압보다 높으면 역 바이어스된 N+/NWELL/N+/PWELL/P+ 다이오드가 먼저 전도됩니다. 그러면 애벌랜치 증배기 효과에 의해 생성된 정공/전자가 캐소드/애노드로 흐르므로 NWELL/PWELL의 전류 밀도가 증가하고 NWELL/PWELL의 강하 전위가 더욱 높아집니다. R에서 총 전압 강하가 발생하면 _NW1 및 R _NW2 , 소스와 게이트 사이의 전압 강하와 동일합니다(- V _gs ) T1의 임계값 전압(V)을 압도합니다. _번째 ) 약 0.9V가 되면 T1이 켜집니다. 결과적으로 기생 측면 n-p-n 트랜지스터 Q2 및 Q3은 이미 터-베이스 접합의 전도에 의존하여 트리거됩니다. T1의 지휘가 R _켜기 NWELL에서 Q2 및 Q3이 더 낮은 전압에서 트리거될 수 있습니다. 전류가 계속 증가함에 따라 R의 전압 강하는 _NW1 약 0.7V로 상승하고 Q1과 PMOS(Q4)의 기생 측면 p-n-p 트랜지스터를 켭니다. 마지막으로 SCR 경로는 분기 경로 전도에 대해 켜집니다.

여러 보고서에 따르면 SCR의 유지 전압은 주로 NWELL/PWELL 공핍 영역 V의 전위차에 의해 결정됩니다. _깊이 [18,19,20], 이는 공핍 영역에 주입된 소수 캐리어(전자/정공)에 반비례합니다. EP-LVTSCR의 분기 경로는 SCR 경로에서 공핍 영역으로 주입된 정공/전자를 추출할 수 있으므로 V _h EP-LVTSCR의.

EP-LVTSCR의 물리 메커니즘을 더욱 입증하기 위해 이동성, 재조합, 열역학 및 유효 고유 밀도와 같은 물리 모델을 통합하고 외삽, RelErrcontrol 및 직류와 같은 수학적 방법을 통합한 TCAD 시뮬레이션이 수행되었습니다. 계산이 사용되었습니다. 10ns 상승 시간의 1.2A 펄스에 의한 ESD 전류 모델링은 EP-LVTSCR 및 기존 LVTSCR의 양극에 각각 적용되었으며, 여기서 장치의 기판은 유일한 방열판으로 간주되고 주변 온도는 300℃로 설정되었습니다. 케이.

500ps 및 5ns에서 EP-LVTSCR의 총 전류 밀도 분포의 시뮬레이션 결과는 각각 그림 2a, b에 나와 있습니다. 500ps에서 전류 밀도 분포는 T1 및 Q2 트랜지스터에 집중되며, 이는 시리즈 T1/Q2가 그림 2a에 표시된 트리거 경로로 켜졌음을 나타냅니다. 시간이 5ns로 상승하면 그림 2b에서 볼 수 있는 것처럼 SCR 경로와 분기 경로가 모두 수행됩니다. 이때, P+/N+에 의해 생성된 정공/전자의 일부가 NWELL/PWELL에서 추출되어 분기 경로를 통해 흐르게 되는데, 이는 그림 2c, d와 같이 제안된 구조의 수평 정공 및 전자 전류 밀도로 도시된다. . 또한, 5ns에서 기존 LVTSCR과 EP-LVTSCR의 정전위 분포를 그림 3a, b에서 비교합니다. 분명히 EP-LVTSCR 내부의 잠재적 피크는 더 높습니다. 이러한 시뮬레이션 결과는 그림 1b에 표시된 분기 경로로 인한 EP-LVTSCR의 더 높은 유지 전압에 대한 위의 가정에 대한 직접적인 증거를 제공합니다.

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TCAD 시뮬레이션 a t에서의 총 전류 밀도 분포 =500ps, b 5ns에서 총 전류 밀도 분포, c 5ns 및 d에서 수평 전자 전류 밀도 분포 1.2A-TLP 스트레스에서 제안된 EP-LVTSCR의 5ns에서 수평 구멍 전류 밀도 분포

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a의 TCAD 시뮬레이션 정전기 전위 분포 제안된 EP-LVTSCR 및 b t의 기존 LVTSCR =1.2A-TLP 스트레스에서 5ns

결과 및 토론

기존 LVTSCR과 EP-LVTSCR은 28nm 2.5V/3.3V 로직 CMOS 공정으로 40um의 동일한 폭으로 구현되었으며, 각각의 레이아웃 토폴로지는 그림 4a, b에 나와 있습니다. 기판과 관련된 기생 효과를 피하기 위해 두 구조 모두에 P형 PGR(Guard Ring)이 사용되며 각 PGR은 GND에 연결됩니다[21]. ND의 중심 축은 NWELL/PWELL 접합부와 정렬되며 매개변수 D1은 ND 길이의 절반을 설명하는 데 사용되며 D2는 SAB 영역의 길이입니다.

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a의 레이아웃 토폴로지 기존 LVTSCR 및 b 제안된 EP-LVTSCR

기존 LVTSCR 및 EP-LVTSCR의 ESD 특성은 상승시간 10ns, 펄스폭 100ns인 Hanwa TED-T5000 TLP 테스터를 이용하여 측정하였으며, 누설전류는 각각 3.63V(1.1 * VDD) DC 전압 바이어스 조건에서 측정하였다. TLP 스트레스. 측정된 TLP I-V 및 EP-LVTSCR 및 LVTSCR의 누설 특성은 그림 5에 나와 있습니다. 분명히 EP-LVTSCR은 더 높은 V를 가지고 있습니다. _h 2.18V의 기존 LVTSCR과 비교하여 5.49V의 _t2 분기 전류 경로의 보조자의 혜택을 받는 약 0.29A만큼 감소했습니다. 또한 EP-LVTSCR은 V도 수행합니다. _t1 6.49V에서 6.18V로 감소합니다. 28nm CMOS 프로세스에서 2.5V 또는 3.3V IO 핀의 경우 ESD 설계 범위는 10% 안전 마진을 고려하여 3.63~9.4V입니다. 따라서 제안된 EP-LVTSCR은 기존의 LVTSCR 유형 구조에서 래치업 문제를 극복하여 2.5V/3.3V IO 포트에 대한 유효한 ESD 보호 솔루션으로 사용할 수 있습니다.

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동일한 다이 면적으로 EP-LVTSCR 및 기존 LVTSCR의 TLP I–V 및 누설 전류 측정

본 논문에서는 설계 변수 D1과 D2를 수정하여 제안된 ESD 보호의 전기적 특성을 최적화하였다. 그림 6은 두 개의 다른 D1이 있는 EP-LVTSCR의 TLP 측정 결과를 보여줍니다. EP-LVTSCR의 I-V 곡선은 장치를 켤 때 다중 트리거 효과로 인해 두 개의 스냅백 영역을 보여줍니다. 첫 번째 스냅백 영역 I은 그림 2a에 표시된 트리거 경로의 전도를 제안하는 반면 영역 II의 두 번째 스냅백은 SCR 경로의 켜짐에 의해 유도됩니다. D1이 1.25에서 0.5um으로 감소하면 I _t2 약 0.1A 감소하고 두 번째 스냅백의 유지 전류는 약 0.17A 증가합니다. 이는 우물 저항 R 때문입니다. _NW2 및 R _PW2 (그림 1) D1이 감소함에 따라 감소하므로 SCR 전도를 트리거하고 유지하기 위해 더 많은 전류가 필요합니다.

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두 개의 다른 D1을 사용하여 EP-LVTSCR의 측정된 TLP I–V 및 누설 전류

그림 7은 3개의 다른 D2가 있는 EP-LVTSCR의 TLP I–V 결과를 보여줍니다. D2가 0.75에서 2.25 µm로 증가하면 ND의 안정기 저항이 점진적으로 증가하여 분기 경로의 저항이 증가하고 R이 더 커집니다. _켜기 , 이는 Fig. 7의 IV 특성곡선의 기울기 변화로 알 수 있다. 결과적으로 V _h I_t2의 큰 변화 없이 D2 증가와 함께 5.5V에서 5.8V로 상승 .

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3개의 다른 D2를 사용하여 EP-LVTSCR의 측정된 TLP I–V 및 누설 전류

결론

EP-LVTSCR이라고 하는 향상된 ESD 장치는 28nm CMOS 기술로 설계 및 제작되었습니다. 제안된 장치의 메커니즘은 TCAD 시뮬레이션으로도 입증되었습니다. 기존 LVTSCR과 비교하여 제안된 EP-LVTSCR은 향상된 트리거 메커니즘 및 분기 전도 효과로 인해 6.2V의 더 낮은 트리거 전압과 5.5V의 훨씬 더 높은 유지 전압을 보유합니다. V의 높은 증가와 함께 _h , EP-LVTSCR의 고장 전류는 약 20%만 감소했습니다. 또한 제안된 구조는 3.63V 전압에서 약 2nA의 안정적인 누설 전류와 낮은 턴온 저항으로 작동하므로 2.5V/3.3V I/O 핀 보호에 매우 적합합니다. 또한 EP-LVTSCR은 조정 가능한 유지 전압 특성 덕분에 5V 전원 회로에서 ESD 보호 기능을 제공할 것으로 예상됩니다.

데이터 및 자료의 가용성

이 연구 동안 생성되거나 분석된 모든 데이터는 이 출판된 기사에 포함됩니다.

약어

ESD:

정전기 방전

SCR:

실리콘 제어 정류기

MLSCR:

수정된 측면 SCR

LVTSCR:

저전압 트리거 SCR

CMOS:

상보성 금속 산화물 반도체

IC:

집적 회로

V _t1 :

트리거 전압

V _h :

유지 전압

BJT:

바이폴라 접합 트랜지스터

R _켜기 :

턴온 저항

나 _t2 :

현재 실패

TLP:

전송 라인 펄스

TCAD:

기술 컴퓨터 지원 설계

SAB:

실리사이드 블록

V _번째 :

임계 전압

DC:

직류

나노홀 어레이가 있는 페로브스카이트/Si 탠덤 태양 전지의 향상된 광학 흡수 고효율 보호 및 증가된 JTE 선량 허용 범위를 갖춘 4H-SiC 전력 장치용 CFM-JTE의 특성화 및 제작