이 논문은 저전력/고속 SRAM 애플리케이션을 위한 자체 억제 데이터 저장 메커니즘을 특징으로 하는 새로운 전체 로직 호환 4T2R 비휘발성 정적 랜덤 액세스 메모리(nv-SRAM)를 보고합니다. 컴팩트한 셀 영역과 완전한 로직 호환성을 갖춘 이 새로운 nv-SRAM은 4T SRAM 내부에 내장된 2개의 STI-ReRAM을 통합합니다. 빠른 액세스 속도를 유지하기 위해 교차 커플 휘발성 구조를 통해 데이터를 읽고 쓸 수 있습니다. 데이터는 RRAM(Resistive Random Access Memory) 부하에 대한 고유한 자체 억제 작업을 통해 새로운 SRAM 셀에 비휘발성으로 저장될 수 있으며, 데이터를 보유하는 동안 정적 전력이 0이 됩니다.
<섹션 데이터-제목="배경">최근 몇 년 동안 휴대용 장치의 컴퓨팅 시스템 및 IOT 응용 프로그램의 요구 사항을 충족하기 위해 다양한 저전력 정적 랜덤 액세스 메모리가 개발되었습니다[1,2,3,4,5,6]. CMOS 기술이 나노미터 영역으로 축소됨에 따라 오프 상태 누설 전류가 급격히 증가하여 휘발성 메모리 모듈의 정적 전력 소비를 악화시킵니다[7, 8]. 나노 크기의 트랜지스터에서 누설 전류로 인해 발생하는 정적 전력 소비는 저전력 SRAM의 발전을 위한 핵심 과제 중 하나가 되었습니다. [9,10,11]. 수년에 걸쳐 SRAM에서 전력 소비를 최소화하기 위해 다양한 셀 구조 또는 작동 기술[12,13,14,15,16]이 제안되었습니다. 새로 제안된 셀 중 일부는 RRAM(Resistive Random Access Memory) 및 MRAM(Magnetoresistive Random Access Memory)[17,18,19,20]과 같은 비휘발성 저장 요소를 통합하여 낮은 작동을 유지하면서 0 유지 전력을 달성합니다. 휘발성 데이터를 처리하는 데 있어 강력한 성능과 빠른 액세스 속도. 그러나 로직 기반 SRAM 어레이에 비휘발성 저장 요소를 추가하려면 일반적으로 표준 로직 플랫폼에 추가 레이어 및/또는 프로세스가 필요합니다[21,22,23]. 이것은 불가피하게 개발 과정의 복잡성을 증가시킬 것입니다. 또한 이러한 백엔드 기반 RRAM 및 MRAM은 SRAM 셀에 대한 비아 및 금속의 다중 스택으로 구성된 대형 연결 구조를 필요로 합니다. 이러한 브리징 구조는 SRAM 데이터 저장 노드에 대한 기생 커패시턴스를 증가시켜 이러한 비휘발성 SRAM 셀의 액세스 속도에 영향을 줍니다[24, 25]. 우리의 이전 연구[26]에서 4T SRAM의 플로팅 스토리지 노드 옆에 STI 측벽 RRAM이 있는 새로운 제로 정적 전력 4T nv-SRAM이 처음 제안되었습니다. 이 서신에서 비휘발성 데이터 스토리지, 제로 홀딩 전력 및 빠른 액세스 속도를 특징으로 하는 이 4T2R nv-SRAM은 임베디드 NVM 애플리케이션에 대해 추가로 분석되고 최적화됩니다.
그림 1a의 3D STI-RRAM 구조에서 저항성 저장 노드는 두 전극 사이의 전이 금속 산화물(TMO), 즉 N+ 영역과 왼쪽과 오른쪽에 각각 텅스텐 플러그로 구성됩니다. 그림 1b의 TEM 사진과 그림 1c의 레이아웃에서 볼 수 있듯이 STI 영역에 N+ 영역과 적당한 거리를 두고 접촉면을 배치하여 나머지 SiO22 텅스텐 플러그 아래의 배리어 층이 TMO 필름이 되어 저항성 스위칭 품질이 나타납니다.
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아 n+ 접합 바로 옆에 STI-ReRAM이 있는 1T1R 셀의 3D 그림. ㄴ 특별히 배치된 접점과 선택 트랜지스터의 n+ 영역 사이에 형성된 전이 금속 산화물로 구성된 저항성 저장 노드의 해당 TEM 사진. ㄷ 레이아웃
TMO 두께는 접점과 N+ 확산 영역 사이의 적절한 간격 Δd를 선택하여 제어할 수 있습니다. 그림 2a의 측정을 기반으로 STI와 접촉 영역을 정의하는 마스크에 의해 결정된 초기 저항 레벨과 인출 거리(Δd) 사이에는 양의 상관 관계가 있습니다. 다음 연구에서는 Δd가 10nm인 RRAM이 더 낮은 형성 전압과 선호되는 RL로 선택됩니다. 그림 2b에 요약된 것처럼 저저항 상태(LRS)와 고저항 상태(HRS) 모두에서 분포. 설정/형성 작업 중 적절한 워드라인(WL) 전압 제어를 통해 설정 전류를 선택 트랜지스터에 의해 국부적으로 클램핑할 수 있어 내구성 성능이 향상됩니다.
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아 △d가 다른 STI-RRAM 샘플의 측정된 초기 저항. ㄴ 고 및 저 저항 상태 모두에서 STI-RRAM의 재설정/설정 후 부하 저항의 누적 확률
그림 3의 데이터는 LRS의 읽기 전류 레벨이 게이트 전압 VG에 의해 잘 제어될 수 있음을 보여줍니다. . VD에서 형성 중 =2.8V, 선택 트랜지스터는 장치가 LRS로 설정된 후 STI-RRAM을 통과하는 최대 전류를 제한합니다. 후속 LRS 상태 저항 레벨은 다양한 TaO 기반 RRAM 장치에서 발견되는 국부적으로 클램핑된 전류에 반비례합니다[27, 28].
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부하 저항 수준 사이의 상관 관계, RL,L , 그리고 설정 동안 인가된 게이트 전압. 데이터는 다른 RL,L 다른 레벨의 선택 게이트 전압을 설정하여 얻을 수 있습니다.
STI-RRAM의 저항성 스위칭 특성을 보장하기 위해 그림 4a와 같이 time-to-set 및 time-to-reset을 테스트합니다. VSL일 때 설정 및 재설정 작업을 최적화할 수 있습니다. =2 및 2.8V 각각. RRAM 내구성 테스트는 그림 4b에 요약되어 있습니다. 증분 단계 펄스 프로그래밍 알고리즘을 사용하여 읽기 창은 100만 사이클 후에도 안정적으로 유지될 수 있습니다.
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아 요약된 설정 시간 및 재설정 시간 대 VPP . ㄴ Incremental Step Pulse Programming 알고리즘을 사용한 STI-RRAM의 100만 사이클 내구성 테스트 결과
그림 5의 3D 그림은 새로 제안된 4T2R nv-SRAM 셀 구조와 AA' 절단선을 따른 해당 단면 TEM 사진을 보여줍니다. 2개의 STI-RRAM은 비휘발성 스토리지 노드와 로딩 저항의 역할을 하며, 이 저항은 Q 및 QB N+ 확산 영역과 적절한 간격 설계로 STI 가장자리에 밀접하게 연결된 접점 사이에 끼워져 있습니다. TEM 사진은 분리 영역의 왼쪽과 오른쪽 모두에 잘 형성된 STI-RRAM을 보여주며, 트랜지스터의 동일한 레벨에서 이러한 비휘발성 저장 노드가 밀접하게 배치된 상당히 컴팩트한 셀을 생성합니다.
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아 제안된 4T2R nv-SRAM 셀 구조와 b의 3D 그림 해당 단면 TEM 사진. ㄷ SRAM 셀의 회로도는 두 개의 RRAM 저항을 로딩 장치로 사용하여 표시됩니다.
제안된 4T nv-SRAM은 휘발성 및 비휘발성 모드에서 작동할 수 있습니다. 4가지 다른 상태와 작동 방식은 그림 6에 나와 있습니다.
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nv-SRAM 셀의 회로도 및 휘발성 및 비휘발성 SRAM 작업 간 전환을 위한 해당 순서도
초기 상태에서 STI-RRAM은 일반적으로 10 8 의 저항 수준을 전달합니다. Ω, TMO 필름이 손상되지 않은 동안. 블랭킷 형성 작업을 통해 nv-SRAM 셀은 VD에서 블록 단위로 동시에 초기화될 수 있습니다. =2.8 V. 양쪽 RL1 및 RL2 (좌우 각각 부하저항) RL,L로 초기화 . 마지막 RL,L 20~370kΩ의 레벨은 성형 작업 시 다른 WL 전압을 인가하여 제어할 수 있습니다. 그런 다음 셀은 균형 상태에 도달합니다. 이는 두 개의 부하 저항이 동일한 상태에 있음을 의미합니다. 이 상태에서 이 셀은 이제 교차 결합된 래치에 데이터를 저장하여 기존 방식으로 휘발성 데이터를 처리하는 일반적인 4T2R SRAM으로 기능할 수 있습니다.
데이터를 비휘발성으로 저장하기 위해 상보적 래치된 데이터는 이 셀에서 상속되는 자체 억제 메커니즘에 의해 RRAM에 저장될 수 있습니다. 데이터가 RRAM 쌍에 성공적으로 저장되면 영구적인 데이터 유지를 위해 전원을 끌 수 있습니다. 저장된 상태에 액세스하려면 VDD를 다시 적용하기만 하면 됩니다. 배열에. 비휘발성 데이터는 자동으로 Q 및 QB 노드로 복원되며 기존 SRAM 읽기 모드를 통해 액세스할 수 있습니다. 마지막으로 비휘발성 데이터를 새로 고치기 위해 SRAM 어레이에 블랭킷 세트 작업이 적용되어 어레이가 균형 상태로 돌아갑니다.
서로 다른 단계 간의 전환에 대한 작동 조건은 표 1에 요약되어 있습니다.
다른 RL,L 레벨은 블록 또는 어레이를 초기화하는 동안 다른 WL 전압을 설정하여 얻을 수 있습니다. 안정성과 동작 전압을 고려하여 RL,L 20~400kΩ 범위의 레벨이 이 연구에서 먼저 조사 대상입니다. 0.75 ~ 1.25V의 해당 WL 전압에 따라 결과적인 부하 저항은 그림 3과 같이 상당히 선형적으로 감소합니다. 예상대로 RL,L을 낮춥니다. 레벨은 더 높은 대기 전류로 이어집니다(그림 7 참조). 그러나 RL,L 두 저항 상태 사이에서 데이터 창을 크게 확대할 수 있도록 충분히 낮게 유지되어야 합니다. 대상 RL,L의 추가 최적화를 위해 정적, 동적 및 비휘발성 데이터 창을 모두 고려해야 합니다. , 초기화 조건에 의해 설정됩니다.
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아 홀드 상태의 4T2R SRAM 셀. ㄴ 예상대로 부하 저항 수준, IL,L 홀드 중 더 높은 RL,L를 선택하여 효과적으로 낮출 수 있습니다.
다른 조건에 의해 초기화된 셀을 고려하여 균형 상태에서 nv-SRAM의 정적 및 동적 특성을 먼저 조사합니다. 그림 8에서, 서로 다른 WL 전압으로 초기화된 셀의 다중 버터플라이 곡선에 의해 얻은 정적 잡음 마진(SNM). 데이터에 따르면 RL,L 부하 저항이 목표 범위 내에 있을 때 레벨은 균형 셀의 읽기 마진에 최소한의 영향을 미칩니다. 다른 초기화 조건에서 균형 상태에 있는 여러 셀의 SNM 분포는 그림 8a에 요약되어 있습니다. 전체 SNM은 셀 간에 상당히 안정적으로 유지되는 반면 VDD보다 낮은 WL 전압으로 합리적인 읽기 마진을 설정할 수 있습니다. , 이는 저전력 애플리케이션에 유용할 수 있습니다. 평형 상태에서 이 셀의 동적 읽기 및 쓰기 특성을 조사하기 위해 "1" 및 "0" 쓰기의 과도 응답이 그림 8b에 요약되어 있습니다. 더 높은 RL,L Q, QB 노드에 대한 풀업 속도를 줄여 읽기 및 쓰기 작업 모두에서 일시적인 시간을 약간 높일 수 있습니다. 그러나 응답 속도는 여전히 예상 범위 내에 있습니다. 위의 데이터는 균형 상태에서 이 4T2R nv-SRAM이 기존 SRAM처럼 휘발성 데이터를 처리할 수 있음을 시사합니다.
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아 초기화 중 WL 전압이 다른 제안된 SRAM 셀의 읽기 SNM(정적 잡음 마진). RL,L의 상당히 넓은 범위 내에서 합리적인 SNM을 유지할 수 있습니다. 20~400kΩ의 ㄴ 균형 부하 조건에서 셀의 동적 읽기 및 쓰기 특성은 나노초 이내의 양호한 응답 시간을 나타냅니다. 더 높은 RL,L 쓰기 작업 중 풀업 속도를 약간 감소
STI-RRAM 쌍에 데이터를 저장하기 위해 이 셀은 로딩 저항 쌍에 있는 RRAM 중 하나만 자체 선택적으로 재설정할 수 있도록 하여 더 높은 Vpp 공급 노드에 대한 전압을 셀 블록에 균일하게 공급합니다. 래치 데이터가 Q 및 QB 노드에 저장되면 그림 9a와 같이 RRAM이 있는 교차 커플 구조의 자체 금지 메커니즘에 의해 비휘발성 쓰기가 달성됩니다. Q 노드에서 저전압을 갖는 RRAM의 한 쪽만 RL,H로 재설정됩니다. . 풀다운 트랜지스터가 낮은 VQ에 의해 꺼지기 때문에 다른 분기의 전류는 거의 0입니다. .
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아 2개의 RRAM 중 한 쪽을 재설정하여 비휘발성 데이터 쓰기 중 자체 금지 메커니즘의 그림. ㄴ RL의 동적 변경 및 Q, QB 잠재적인 RRAM에 대한 래치 데이터 쓰기 자체 금지 확인
데이터는 VPP로 RRAM 쌍에 저장됩니다. 펄스가 공급 노드에 적용됩니다. 비휘발성 데이터를 쓸 때 RL의 동적 전환 Q, QB 전위의 과도 응답은 그림 9b에 요약되어 있습니다. 측정 데이터에 따르면 한 쪽에서 STI-RRAM을 선택적으로 재설정하려면 Vpp에서 300ns의 펄스가 필요합니다. =2V이면 충분합니다. 그림 10a와 같이 셀이 불균형 상태에 있을 때 휘발성 작동이 여전히 영향을 받지 않도록 하기 위해 다른 RL,H를 가진 셀의 SNM 분포 /RL,L 비율은 그림 10b에 요약되어 있습니다. 상태 간의 낮은 저항 비율은 홀드 SNM을 저하시키지 않는 것으로 나타났습니다. 부하가 불균형한 셀을 보장하기 위해 이러한 셀에 데이터를 동적으로 쓰는 것이 특징입니다. 데이터는 그림 10c와 같이 초기 불평형 저항 비율 2M/400k를 극복하고 두 상태 모두 성공적으로 기록될 수 있음을 보여줍니다.
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아 불균형 부하 중 교차 커플 구조. ㄴ 초기화 중 WL 전압이 다른 정적 잡음 마진. ㄷ 두 개의 서로 다른 데이터 상태에 대한 동적 쓰기. 불균형 RL,L =400kΩ도 쓸 수 있습니다.
이전에 RRAM에 저장된 휘발성 데이터를 다시 로드하려면 VDD를 적용하기만 하면 됩니다. 그림 11과 같이 전원 공급 장치 노드에 RRAM의 불균형 부하가 Q 및 QB의 래치 노드로 자체 복원됩니다.
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불균형 RRAM 로드 상태에서 Q 및 QB에 저장된 비휘발성 데이터 복원. Q 및 QB 노드의 잠재력은 나노초 내에 전원이 다시 켜진 후 복원될 수 있습니다.
완전한 로직 호환 STI-RRAM을 이 새로운 SRAM 셀에 통합함으로써 이 셀은 마스킹 레이어와 프로세스 단계를 추가하지 않고도 대부분의 표준 로직 프로세스로 쉽게 구현할 수 있습니다. 이 기능은 많은 IC 시스템에 필요한 다양한 비휘발성 메모리 IP 모듈에서 응용 프로그램과 유연성을 크게 향상시킬 수 있습니다. 또한 제안된 4T2R nv-SRAM은 BEOL(back-end-of-line) 비휘발성 구성 요소를 필요로 하는 이전에 보고된 다른 nv-SRAM[29,30,31]에 비해 훨씬 작은 기생 커패시턴스를 특징으로 합니다. Si 표면의 Q 및 QB 노드를 이러한 BEOL RRAM 또는 MRAM에 연결하려면 금속 및 비아 레이어의 다중 스택이 필요합니다. 이러한 큰 브리징 구조는 상당한 기생 RC 효과로 이어집니다. SRAM 셀 내부의 내부 노드에 도입된 큰 기생 커패시턴스는 장치의 응답 시간에 심각한 영향을 미칠 수 있습니다.
이들에 대한 기생 효과를 비교하기 위해 레이아웃 후 시뮬레이션의 추정을 기반으로 nv-SRAM을 조사했습니다. 모든 셀이 동일한 표준 CMOS 기술로 구현된다고 가정하면, 큰 브리징 구조를 필요로 하는 셀에 대해 금속 층이 증가함에 따라 래치 노드의 기생 커패시턴스가 증가합니다. STI-RRAM을 사용하는 새로운 nv-SRAM의 경우 래치된 노드의 전체 커패시턴스가 거의 증가하지 않습니다. 또한 특정 회로에 적용된 금속층의 수와 무관합니다. SRAM 속도의 기생 커패시턴스의 영향을 더 조사하기 위해 [29,30,31]에서 제안한 SRAM 셀의 시뮬레이션된 동적 응답과 이 작업을 그림 12에서 비교합니다.
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ref [30]의 nv-SRAM 셀의 래치 노드에 대한 기생 커패시턴스와 40nm CMOS 기술에 기반한 이 작업에서 금속 층이 증가함에 따라 기생 커패시턴스의 상당한 증가가 발견되었습니다.
이 임베디드 nv-SRAM의 훨씬 더 작은 기생 커패시턴스는 SRAM 셀에서 동적 읽기 작업 동안 더 빠른 응답 시간으로 이어질 수 있습니다. 이는 연결 브리지의 큰 내부 정전 용량이 로직 기반 SRAM 어레이의 응답 시간에 미치는 영향을 방지합니다.
표 2는 백엔드 RRAM 또는 MRAM과 통합된 이전에 보고된 비휘발성 SRAM과 이 작업의 주요 기능을 비교합니다. 더 높은 상태 스위칭 전압에도 불구하고 STI-RRAM 기반 nv-SRAM은 SRAM 셀 내부의 내부 래치 노드에서 훨씬 더 작은 기생 커패시턴스와 완전한 로직 호환성을 제공합니다.
공정 변동, RRAM 저항 레벨의 변동 및 트랜지스터의 임계 전압 VT에 영향을 받는 셀의 안정적인 SNM을 보장하기 위해 , 다음 조사에서 고려됩니다. VT의 불일치 확장된 기술에 의해 SRAM에서 SNM 이동을 일으키는 것으로 알려져 있습니다[32, 33]. 또한 서로 다른 설정 준수 전류를 유발할 수 있으며, 이는 차례로 두 개의 RL,L 저항 레벨의 변동을 증가시킬 수 있습니다. . 그림 13과 같이 서로 다른 VT STI-RRAM 셀에서 다른 초기화 컴플라이언스 전류로 이어져 RL,L에서 추가 불일치로 이어집니다. . VT의 영향을 분석하려면 SNM의 변형, 우리는 VT 이전 보고서에 기반한 평균과 변동이 있는 가우스 확률 변수[34]입니다. Monte-Carlo 시뮬레이션에 의해 RL,L의 변동에 따른 나비 곡선의 분포 도 14a에 요약되어 있다. RL,L의 두 변형이 모두 있을 때 및 VT를 고려하면 그림 14b와 같이 SNM 창의 상당한 축소가 관찰됩니다. nv-SRAM의 증가된 변동성은 향후 연구에서 다루어야 합니다.
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VT 변동은 다른 초기화 준수로 이어집니다 IL,1 및 IL,2
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a로 인한 SNM 저하를 비교하는 Monte-Carlo 시뮬레이션에 의한 나비 곡선 RL,L의 변형 초기화 후 b RL,L의 변형 및 VT
새로운 4T2R STI-RRAM 기반 비휘발성 SRAM은 CMOS 논리 프로세스와 완전히 논리 호환이 가능하며 추가 마스크나 단계 없이 40nm 기술 노드의 순수 CMOS 논리 프로세스에서 성공적으로 시연되었습니다. 이 nv-SRAM 셀은 비휘발성 데이터에 대한 자체 억제, 자체 복원 메커니즘, 래치 노드의 작은 기생 커패시턴스, 데이터 보유 중 제로 정적 전력이 특징입니다. 이러한 우수한 특성으로 인해 STI-RRAM 기반 nv-SRAM은 미래의 저전력/고속 로직 비휘발성 메모리 애플리케이션을 위한 유망한 솔루션입니다.
나노물질
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