완전 CMOS 호환 4T2R nv-SRAM: STI-RRAM 자가 억제 로드로 제로 정적 전력과 고속 달성

초록

우리는 표준 CMOS 로직 공정에 직접 통합된 STI 기반 저항성 램(RRAM)을 사용하는 새로운 4-트랜지스터/2-저항(4T2R) 비휘발성 SRAM(nv-SRAM)을 제시한다. 이 셀은 데이터를 비휘발적으로 저장하면서 기존 SRAM의 빠른 읽기/쓰기 특성을 유지하는 자가 억제 로드 메커니즘을 사용한다. RRAM이 플로팅 노드 인접 STI 영역에 위치하므로, 설계는 완전한 로직 호환성을 보존하며 추가 공정 층 없이 데이터 유지 시 제로 정적 전력을 달성한다.

배경

CMOS 스케일링이 나노미터 영역에 진입함에 따라 표준 SRAM 셀의 누설 전류가 급격히 증가하여 휴대용 및 IoT 기기에서 정적 전력 소모가 수용 불가능한 수준에 이르렀다. 연구자들은 이 문제를 완화하기 위해 다양한 셀 토폴로지와 바이어싱 방식을 탐구해 왔으며, 종종 홀드 전력을 제거하면서 속도를 보존하기 위해 RRAM이나 MRAM 같은 비휘발성 저장 요소를 통합하였다. 그러나 이러한 NVM 통합은 일반적으로 추가 BEOL 층이나 특수 공정 단계를 필요로 하여 복잡성을 증가시키고 접근 시간을 늦추는 기생 커패시턴스를 추가한다. 이전 연구에서 우리는 부유 노드 인접 STI-RRAM을 사용하는 제로 정적 전력 4T nv-SRAM을 소개하였다. 본 논문은 완전한 로직 호환 4T2R nv-SRAM을 제시함으로써 이 개념을 확장하며, 40 nm CMOS 로직 플로우에서 완전 구현 가능하면서 제로 홀드 전력과 고속 동작을 모두 제공한다.

방법

STI-RRAM 셀 구조

3D STI-RRAM 설계(그림 1a)는 N⁺ 소스와 텅스텐 플러그 사이에 전이 금속 산화물(TMO) 박막을 배치한다. STI 내 콘택트를 N⁺ 확산 영역으로부터 정의된 간격 Δd로 신중하게 위치시킴으로써 TMO 두께(따라서 소자 저항)를 정밀하게 제어한다. TEM 이미지(그림 1b)와 레이아웃 개략도(그림 1c)는 결과 RRAM이 높은 저항(≈10⁸ Ω) 초기 상태를 형성함을 확인한다. 실험 데이터(그림 2a)는 Δd와 초기 저항 간의 명확한 상관관계를 보여주며, Δd=10 nm에서 최저 형성 전압과 저저항 상태(LRS) 및 고저항 상태(HRS)의 유리한 분포를 얻는다(그림 2b). 세트/형성 시 셀렉트 트랜지스터가 전류를 제한하여 내구성을 향상시킨다(그림 4b).

a N⁺ 정션 인접 STI-RRAM을 가진 1T1R 셀 3D 일러스트.
b N⁺ 영역과 텅스텐 플러그 사이 TMO 박막을 보여주는 TEM 단면.
c 레이아웃 뷰.

게이트 전압(V_G)은 LRS 읽기 전류를 제어하여(그림 3) 로드 저항을 정밀하게 튜닝할 수 있다. R_L,L 값은 형성 중 워드라인(WL) 전압 조절로 설정 가능하며, WL 범위 0.75~1.25 V에서 R_L,L 20~400 kΩ 생성(그림 3). 낮은 R_L,L은 대기 전류를 증가시키지만(그림 7) 상태 간 저항 윈도우를 확대한다.

a 세트 중 게이트 전압에 따른 로드 저항 R_L,L 상관관계.

세트 및 리셋 시간은 V_SL=2 V와 2.8 V에서 최적화된다(그림 4a). 증분 스텝 펄스 프로그래밍 알고리즘으로 RRAM은 10⁶ 사이클 내구성과 안정적인 읽기 윈도우를 보인다(그림 4b).

a 펄스 진폭(V_PP)에 따른 세트/리셋 시간.
b 1M 사이클 내구성 테스트.

비휘발성 SRAM 개념

4T2R nv-SRAM(그림 5)은 두 STI-RRAM을 비휘발성 저장 노드이자 로드 저항으로 내장한다. 이들은 Q와 QB N⁺ 영역과 STI 콘택트 사이에 배치되어 RRAM을 트랜지스터와 같은 레벨에 유지하는 콤팩트 레이아웃을 생성한다. 결과 단면(그림 5b)은 추가 BEOL 금속 층 없이 완벽한 통합을 입증한다.

a 제안된 4T2R nv-SRAM 셀 3D 일러스트.
b STI-RRAM 쌍의 단면 TEM.
c 두 RRAM을 로딩 소자로 보여주는 회로도.

이 셀은 휘발성 및 비휘발성 모드를 모두 지원한다. 균형 상태에서 두 로드 저항은 동일(R_L1=R_L2=R_L,L)하며, 셀은 기존 4T SRAM처럼 동작한다. 데이터를 비휘발적으로 저장하기 위해 자가 억제 메커니즘이 저장된 래치 값에 기반하여 한 쪽 RRAM을 리셋한다(그림 6). 리셋 후 전원을 끌 수 있어 제로 홀드 전력을 달성한다. V_DD 재인가 시 RRAM으로부터 래치 상태가 복원되며, 필요시 블랭킷 세트 펄스로 메모리를 리프레시할 수 있다.

휘발성 및 비휘발성 모드 운영 플로차트.

초기화 시 블랭킷 형성 펄스(V_D=2.8 V)로 WL 전압 제어 하에 R_L1과 R_L2를 동일한 R_L,L(20~370 kΩ)로 설정한다. 셀은 기존 SRAM 동작 준비된 균형 상태에 도달한다. 자가 억제 쓰기(그림 9)는 300 ns, 2 V 펄스를 사용하여 저장된 래치 데이터를 비휘발적으로 저장하면서 한 쪽 RRAM을 선택적으로 리셋하고 다른 쪽은 반대 저항 상태를 유지한다.

a 자가 억제 쓰기: V_PP 펄스 동안 한 쪽 RRAM만 리셋.
b 선택적 리셋 확인 동적 응답.

전원 차단 후 휘발성 데이터 복원은 V_DD 재인가로 달성되며, 불균형 RRAM이 자동으로 래치 노드에 공급한다(그림 11). 복원은 몇 나노초 내에 발생한다.

전원 복구 후 Q 및 QB 노드로 비휘발성 데이터 복원.

결과 및 논의

전기적 분석

운영 상태 간 전이 조건은 표 1에 나열되어 있다. 초기화 중 WL 전압 변화로 R_L,L을 20~400 kΩ 범위에서 튜닝할 수 있다. 낮은 R_L,L 값은 대기 전류를 증가시키지만(그림 7) 저항 윈도우를 넓혀 동적 읽기/쓰기 마진을 향상시킨다. 정적 노이즈 마진(SNM) 측정(그림 8a)은 균형 셀이 전체 R_L,L 범위에서 SNM을 유지하며, WL 전압이 V_DD 미만에서 합리적인 읽기 마진을 달성함을 보여준다. 동적 읽기/쓰기 트레이스(그림 8b)는 서브나노초 접근 시간을 확인; 높은 R_L,L은 풀업을 약간 늦추지만 허용 범위 내이다.

a WL 전압 대비 읽기 SNM; b 동적 읽기/쓰기 성능.

비휘발성 쓰기는 300 ns, 2 V V_PP 펄스로 수행된다. 그림 9b는 RRAM 쌍의 한 쪽에서 선택적 리셋이 깨끗하게 발생하며 다른 쪽은 변경되지 않음을 입증한다. 초기 불균형 로드 비율 2 MΩ/400 kΩ에서도 셀은 두 논리 상태를 성공적으로 쓸 수 있다(그림 10c). 전원 투자 시 래치 노드가 자동으로 복원된다(그림 11). 이 결과는 자가 억제 메커니즘의 실행 가능성을 확인한다.

a 불균형 로드 시나리오.
b 다양한 WL 전압 하 SNM.
c 400 kΩ 로드에서 동적 쓰기.

기생 효과 및 비교

STI-RRAM이 SRAM 트랜지스터와 같은 확산 층 내에 위치하므로, 추가 BEOL 금속 스택을 피하여 래치 노드에서 무시할 만한 기생 커패시턴스를 초래한다. 레이아웃 후 시뮬레이션(그림 12)은 금속 층 수가 증가해도 기생 커패시턴스가 낮게 유지됨을 확인하며, 이는 백엔드 RRAM이나 MRAM 구현과 대조된다. 결과적으로 4T2R nv-SRAM은 선행 연구[29-31]보다 빠른 동적 읽기 시간과 감소된 전력 소모를 달성한다. 표 2는 주요 지표를 요약하며, 상태 스위칭 전압과 기생 오버헤드 간 트레이드오프를 강조한다.

금속 층 수에 따른 래치 노드 기생 커패시턴스.

공정 변동에 의한 정적 노이즈 마진 저하

RRAM 저항과 트랜지스터 문턱 전압(V_T)의 공정 변동은 SNM에 영향을 미친다. 몬테카를로 시뮬레이션(그림 14)은 R_L,L과 V_T 변동이 SNM 분포를 좁힘을 보여준다. 자가 억제 메커니즘이 일부 민감성을 완화하지만, 심층 스케일링 노드에서 견고한 마진 유지를 위해 공정 튜닝에 대한 추가 연구가 필요하다.

V_T 변동이 초기화 준수 전류에 미치는 영향.

SNM 저하를 보여주는 몬테카를로 버터플라이 곡선.

결론

우리는 추가 마스크나 단계 없이 40 nm CMOS 로직 공정에 STI-RRAM을 통합한 4T2R nv-SRAM을 입증하였다. 이 셀은 자가 억제 및 자가 복원 기능, 유지 중 제로 정적 전력, 최소 기생 커패시턴스, 고속 동작을 제공한다. 이러한 특성은 STI-RRAM 기반 nv-SRAM을 미래 시스템의 저전력, 고밀도 비휘발성 로직 메모리의 매력적인 솔루션으로 만든다.