통합 PMOSFET 래치업 내성 LVTSCR, 28nm CMOS ESD 보호 성능 향상

요약

저전압 트리거 실리콘 제어 정류기(LVTSCR)는 저전압 집적회로 정전기 방전(ESD) 보호 제공 기대됩니다. 하지만 극도로 낮은 홀딩 전압 탓 래치업 효과 취약합니다. 본 논문에서는 28nm CMOS 기술서 검증된 추가 p형 MOSFET 내장 신규 LVTSCR(EP-LVTSCR) 제안. 제안 소자 ~6.2V 낮은 트리거 전압, ~5.5V 현저히 높은 홀딩 전압 가지며 전송선 펄스 테스트서 실패 전류 23%만 열화. 또한 ~1.8Ω 낮은 턴온 저항, 3.63V서 ~1.8nA 신뢰성 있는 누설 전류로 2.5V/3.3V CMOS 공정 ESD 보호 적합. 제안 소자 트리거 메커니즘, 전도 특성 TCAD 시뮬레이션으로 탐구 입증.

배경

반도체 소자 피처 크기 지속적 소형화로 집적회로(IC) 정전기 방전(ESD) 유발 손상 더 심각한 문제. 첨단 공정 기술로 ESD 보호 소자 제조비 급증[1]. 따라서 높은 면적 효율, 강건한 ESD 보호 소자 설계 큰 가치.

실리콘 제어 정류기(SCR) 소자 기생 바이폴라 접합 트랜지스터(BJT) 강한 양성 피드백 효과로 작은 소자 치수에도 높은 ESD 전류 유지 검증[2]. 하지만 SCR 일반적으로 높은 트리거 전압(Vt1) 가져 나노스케일 CMOS 기술 입력단 게이트 산화막 파괴 전압 초과. SCR Vt1 낮추기 위해 변형 측면 SCR(MLSCR) 입력 ESD 보호용 보고, n⁺ 또는 p⁺ 영역 n웰, p웰 경계 가로질러 고농도 도핑 삽입[3, 4]. 하지만 MLSCR 트리거 전압 여전히 CMOS 출력 버퍼 출력 트랜지스터 파괴 전압 초과, 단독 효율적 출력 ESD 보호 불가.

CMOS 출력 버퍼 효율적 보호 위해 저전압 트리거 SCR(LVTSCR) 제안, 기존 SCR에 쇼트 채널 NMOS(PMOS) 소자 삽입해 훨씬 낮은 트리거 전압 실현[5-7], 삽입 NMOS(PMOS) 스냅백 트리거 전압과 동등. 하지만 기존 SCR, MLSCR처럼 LVTSCR도 ~2V 극도로 낮은 홀딩 전압(Vh) 탓 래치업 위험[8]. 래치업 효과 정상 동작 중 오작동, 지속적 고전류로 IC 파괴[9].

LVTSCR Vh 개선 여러 가능 방법[10-15]. 가장 흔한 해법 SCR 기생 BJT 베이스 영역 확장해 이미터-베이스 접합 주입 효율 감소[10]. 이 해법 채택 시 소자 레이아웃 면적 증가, 턴온 저항(Ron)도 증가, 실패 전류(It2) 급격 열화 초래. 최적화 방법 부유 n웰 영역 LVTSCR 삽입해 It2 희생 적게 Vh 향상[11] 제안됐으나 큰 Ron으로 소전류서 게이트 산화막 파괴 전압 초과 과도한 전도 전압 유발, 유효 ESD 보호 전류 감소. LVTSCR에 추가 N-LDD/P-HALO 층 추가해 Vh 높이는 방법[12]도 있으나 특정 공정만 호환, 일반 CMOS 공정 널리 쓰기 어려움. 게이트-접지 NMOS 트리거 LVTSCR(GGSCR)[13] 임베디드 NMOS 드레인 애노드 연결로 Vh 증가 보고됐으나 저전류서 임베디드 NMOS SCR 전도 전 손상 우려. 최근 저 Vt1, 고 Vh 복합 LVTSCR 구조 입증[14, 15]. 복합 구조 높은 복잡도, 면적 요구로 첨단 CMOS 기술 설계비 고려 시 응용 제한. 따라서 강건, 면적 효율, 래치업 면역 ESD 보호 소자 첨단 공정 ESD 보호서 높은 수요.

본 논문에서는 2.5V/3.3V 공급 전압 응용용 임베디드 PMOS 트랜지스터(EP-LVTSCR) 갖춘 신규 LVTSCR 구조 제안. 제안 소자 28nm CMOS 공정 제작, 전기적 특성 전송선 펄스(TLP) 측정 검증. 물리 메커니즘 기술 컴퓨터 지원 설계(TCAD) 시뮬레이션 탐구. 결과 제안 구조 더 높은 홀딩 전압, 더 낮은 트리거 전압, 더 낮은 Ron, 추가 공정 단계 없이 It2 약간 감소만 가짐.

방법

기존 LVTSCR, 제안 EP-LVTSCR 본 논문서 연구. 기존 LVTSCR, EP-LVTSCR 개략 단면도 그림 1a, b, 등가 회로 구조 내 기생 트랜지스터, 웰 저항 함께 도시. 두 소자 모두 실리사이드 블록(SAB) 층 부분 ND 영역 위에 배치해 실리사이드 층 형성 방지, 밸러스트 저항 유도[16, 17]. 기존 LVTSCR서 NMOS 트랜지스터 PWELL 내 삽입, 드레인(ND) NWELL, PWELL 가로지르도록 설정, 소스, 게이트 접지(GND) 연결(그림 1a). ESD 스트레스 시 기생 측면 p-n-p BJT(Q1), 기생 측면 n-p-n BJT(Q2, Q3) 점진적 턴온. 이 조건서 Q1, Q2 트랜지스터 결합 SCR 전도 경로 구성해 전류 방전 주도, SCR 전도 경로 점선 표시.

기존 LVTSCR 대비 EP-LVTSCR 추가 PMOS 트랜지스터(T1) NWELL 내 임베디드, 게이트, 드레인 금속으로 ND 연결(그림 1b). ESD 펄스 EP-LVTSCR 애노드 인가 시 역바이어스 N⁺/NWELL/N⁺/PWELL/P⁺ 다이오드 제너 전압 넘으면 우선 전도. 이후 눈사태 증배 효과 생성 정공/전자 음극/양극 방향 흐름, NWELL/PWELL 전류 밀도 증가, NWELL/PWELL 전압 강하 상승. RNW1, RNW2 총 전압 강하 즉 T1 소스-게이트 간 전압(-Vgs) 임계 전압(Vth)~0.9V 넘으면 T1 턴온. 이후 기생 측면 n-p-n 트랜지스터 Q2, Q3 이미터-베이스 접합 전도 의존 트리거. T1 전도 NWELL 횡 Ron 낮춰 Q2, Q3 더 낮은 전압서 트리거 가능. 전류 지속 증가 시 RNW1 전압 강하 ~0.7V 상승 Q1, PMOS 기생 측면 p-n-p 트랜지스터(Q4) 턴온. 최종 SCR 경로 분지 경로 전도 대비 턴온.

여러 보고서 SCR 홀딩 전압 주로 NWELL/PWELL 고갈 영역 전위차 Vdep 결정[18-20], 소수 캐리어(전자/정공) 고갈 영역 주입 반비례. EP-LVTSCR 분지 경로 SCR 경로서 고갈 영역 주입 정공/전자 추출해 EP-LVTSCR Vh 상승.

EP-LVTSCR 물리 메커니즘 추가 입증 위해 TCAD 시뮬레이션 수행, 이동도, 재결합, 열역학, 유효 고유 밀도 등 물리 모델, 외삽, RelErrcontrol, 직류 계산 등 수학적 방법 통합. EP-LVTSCR, 기존 LVTSCR 애노드 각각 1.2A 펄스 10ns 상승시간 ESD 전류 모델링 적용, 소자 기판 유일한 방열판, 주변 온도 300K 설정.

EP-LVTSCR 총 전류 밀도 분포 시뮬레이션 결과 500ps, 5ns 그림 2a, b. 500ps서 전류 밀도 분포 T1, Q2 트랜지스터 집중, 그림 2a 표시 트리거 경로 직렬 T1/Q2 턴온 나타냄. 5ns 시점 SCR 경로, 분지 경로 모두 전도 관찰 그림 2b. 이 시점 P⁺/N⁺ 생성 정공/전자 일부 NWELL/PWELL서 추출돼 분지 경로 흐름, 그림 2c, d 제안 구조 수평 정공, 전자 전류 밀도 도시. 추가 기존 LVTSCR, EP-LVTSCR 5ns 정전위 분포 비교 그림 3a, b. 명백히 EP-LVTSCR 내부 전위 피크 더 높음. 이 시뮬레이션 결과 그림 1b 표시 분지 경로 기인 EP-LVTSCR 더 높은 홀딩 전압 위 가설 직접 증거 제공.

결과 및 논의

기존 LVTSCR, EP-LVTSCR 28nm 2.5V/3.3V 로직 CMOS 공정 동일 폭 40μm 구현, 레이아웃 토폴로지 그림 4a, b. 기판 관련 기생 효과 회피 위해 P형 가드 링(PGR) 두 구조 모두 채용, 각 PGR 접지 연결[21]. ND 중앙축 NWELL/PWELL 접합 정렬, 파라미터 D1 ND 길이 절반 기술, D2 SAB 영역 길이.

기존 LVTSCR, EP-LVTSCR ESD 특성 한와 TED-T5000 TLP 테스터 10ns 상승시간, 100ns 펄스 폭 측정, 누설 전류 각 TLP 스트레스 후 3.63V(1.1×VDD) DC 전압 바이어스 측정. 측정된 TLP I-V, 누설 특성 EP-LVTSCR, LVTSCR 그림 5. 명백히 EP-LVTSCR 기존 LVTSCR 2.18V 대비 5.49V 더 높은 Vh 가짐. EP-LVTSCR 홀딩 전압 유의미 개선 불구 It2 약 0.29A 감소, 분지 전류 경로 도움 덕분. 추가 EP-LVTSCR Vt1 6.49→6.18V 감소. 28nm CMOS 공정 2.5V 또는 3.3V IO 핀서 ESD 설계 윈도우 10% 안전 마진 고려 3.63-9.4V 범위. 따라서 제안 EP-LVTSCR 기존 LVTSCR 구조 래치업 이슈 극복 2.5V/3.3V IO 포트 유효 ESD 보호 솔루션 사용 가능.

본 논문서 제안 ESD 보호 전기적 특성 설계 변수 D1, D2 수정 최적화. 그림 6 두 다른 D1 EP-LVTSCR TLP 측정 결과. EP-LVTSCR I-V 곡선 소자 턴온 중 멀티 트리거링 효과로 두 스냅백 영역 보임. 첫 스냅백 영역 I 그림 2a 표시 트리거 경로 전도 시사, 두 번째 스냅백 영역 II SCR 경로 턴온 유발. D1 1.25→0.5μm 감소 시 It2 약 0.1A 감소, 두 번째 스냅백 홀딩 전류 약 0.17A 증가. 웰 저항 RNW2, RPW2(그림 1) D1 감소 따라 감소해 SCR 전도 트리거, 유지 더 많은 전류 필요 탓.

그림 7 세 다른 D2 EP-LVTSCR TLP I-V 결과. D2 0.75→2.25μm 증가 시 ND 밸러스트 저항 점진적 증가, 분지 경로 저항 증가, Ron 확대, 그림 7 IV 특성 곡선 기울기 변화 관찰. 결과 Vh 5.5→5.8V D2 증가 따라 상승, It2 유의미 변화 없음.

결론

강화된 ESD 소자 EP-LVTSCR 28nm CMOS 기술 설계, 제작. 제안 소자 메커니즘 TCAD 시뮬레이션 입증. 기존 LVTSCR 대비 제안 EP-LVTSCR 6.2V 낮은 트리거 전압, 5.5V 현저히 높은 홀딩 전압 개선된 트리거 메커니즘, 분지 전도 효과 덕분. Vh 이만큼 높은 증가 불구 EP-LVTSCR 실패 전류 약 20%만 감소. 추가 제안 구조 더 낮은 턴온 저항, 3.63V서 약 2nA 신뢰성 있는 누설 전류로 2.5V/3.3V I/O 핀 보호 고도로 적용 가능. 게다가 EP-LVTSCR 조정 가능 홀딩 전압 특성 혜택 5V 전원 회로 ESD 보호도 기대.