D 래치

게이트 SR 래치의 활성화 입력은 S 또는 R의 상태에 관계없이 Q 및 비-Q 출력을 래치하는 방법을 제공하므로 이러한 입력 중 하나를 제거하여 "불법" 입력이 없는 멀티바이브레이터 래치 회로를 생성할 수 있습니다. 상태.

이러한 회로를 D 래치라고 하며 내부 논리는 다음과 같습니다.

R 입력은 이전 S 입력의 보수(반전)로 대체되었으며 S 입력은 D로 이름이 변경되었습니다. 게이트 SR 래치와 마찬가지로 D 래치는 활성화된 경우 신호 입력에 응답하지 않습니다. 입력은 0입니다. 단순히 마지막 상태에서 래치된 상태를 유지합니다. 그러나 활성화 입력이 1일 때 Q 출력은 D 입력을 따릅니다.

S-R 회로의 R 입력이 제거되었으므로 이 래치는 "무효" 또는 "불법" 상태가 아닙니다. Q와 Q가 아닌 것은 항상입니다. 서로 반대입니다.

위의 다이어그램이 전혀 혼란스럽다면 다음 다이어그램은 개념을 더 간단하게 만들어야 합니다.

S-R 및 gated S-R 래치와 마찬가지로 D 래치 회로는 표준 기호로 완성된 자체 사전 패키지 회로로 볼 수 있습니다.

D 래치는 R을 S의 보수(역)로 만들기 위해 인버터가 추가된 게이트 S-R 래치에 불과합니다.

S-R 래치의 기본 래더 다이어그램에서 수정된 D 래치에 해당하는 래더 로직을 살펴보겠습니다.

D 래치의 애플리케이션은 1비트 메모리 회로입니다. 인에이블 입력을 하이(1)로 만들고 D를 원하는 저장 비트로 설정하여 이 래치 회로에 0 또는 1 비트를 "쓰기"(저장)할 수 있습니다. 인에이블 입력이 로우(0)가 되면 래치는 D 입력의 상태를 무시하고 저장된 비트 값을 즐겁게 유지하여 Q에서 저장된 값으로 출력하고 출력이 아닌 출력에서는 그 역을 출력합니다.

검토:

<울>

D 래치는 "D" 입력이라는 하나의 입력만 있는 S-R 래치와 같습니다. D 입력을 활성화하면 회로가 설정되고 D 입력을 비활성화하면 회로가 재설정됩니다. 물론 이는 인에이블 입력(E)도 활성화된 경우에만 해당됩니다. 그렇지 않으면 출력이 래치되어 D 입력 상태에 응답하지 않습니다.

D 래치는 1비트 메모리 회로로 사용할 수 있으며 비활성화된 경우 "높음" 또는 "낮음" 상태를 저장하고 활성화된 경우 D 입력에서 새 데이터를 "읽기"할 수 있습니다.

관련 워크시트:

<울>

래치 회로 - D 래치 워크시트