신호 무결성 및 솔루션에 대한 고속 PCB 설계 과제

전자 기술의 끊임없는 발전, 디지털 시스템에서 클록의 고주파수 증가, 상승 에지 시간이 점점 짧아짐에 따라 PCB 시스템은 구성 요소를 지원하는 플랫폼 이상의 고성능 시스템 구조가 되었습니다. 전기적 성능의 관점에서 고속 신호 간의 상호 연결은 더 이상 신속하거나 투명하지 않으며 고속 PCB 및 기판 평면 특성에 대한 리드 간 상호 연결의 영향을 더 이상 무시할 수 없습니다. 고속 신호 상호 연결로 인한 반사, 누화, 지연, 호출 및 임피던스 매칭을 포함한 신호 무결성 문제를 성공적으로 처리하고 신호 전송 품질이 설계의 성공을 결정하는지 확인합니다.

PCB 신호 무결성의 기본 이론

• 고속 회로 및 그 결정 원리

고속 회로의 정의 용어는 주로 두 가지 버전으로 제공됩니다. 한편, 회로에서 전송선로의 디지털 신호의 지연이 상승 에지 시간의 20% 이상인 경우 이 회로는 고속 회로로 간주할 수 있습니다. 한편, 회로에서 디지털 유추 회로의 주파수가 45MHz ~ 50MHz에 도달하거나 초과하면 회로는 고속 회로로 간주됩니다.

기본적으로 L(리드의 길이)이 T_r보다 크면 , 회로는 고속 회로로 간주됩니다. L이 T_r보다 작은 경우 , 회로는 저속 회로로 간주됩니다. 여기, T_r 펄스 상승 에지 시간을 나타냅니다.

• 신호 전송 속도 및 펄스 상승 에지 시간

공중에서 신호의 전송 속도는 3 x 10 ⁸ 입니다. m/s; PCB의 재질인 FR4의 유전율은 ε_r로 표시됩니다. 즉 4. PCB의 신호 전송 속도는 공식을 사용하여 계산할 수 있습니다. .

V_p 약 6inch/ns인 15cm/ns와 같습니다. 펄스 상승 에지 시간 T_r =1/(10 x f_클릭 )이고 100MHz 신호의 상승 에지 시간은 1ns입니다. PCB 라우팅에서 신호 지연이 상승 에지 시간의 20% 이상이면 신호에서 명백한 호출이 발생합니다. 상승 시간이 1ns(100MHz)인 구형파의 경우 PCB의 라우팅 길이가 0.2ns x 6=1.2inch 이상인 경우 신호에 심각한 호출이 발생합니다. 따라서 임계 길이는 1.2인치(약 3cm)입니다.

• 특성 임피던스

특성 임피던스는 반사, 호출, 어퍼 슛 및 언더 슛에 영향을 미치는 임피던스 매칭에서 중요한 매개변수이며 고속 신호 전송의 무결성과 직접적으로 관련되며 이는 고속 설계에서 매우 중요합니다.

신호는 전압과 전류 사이의 비율이 과도 임피던스로 간주되는 전송 라인을 따라 전송됩니다. 전송 라인의 과도 임피던스는 다음 공식으로 계산됩니다. . 이 공식에서 C_l 단위가 pF/inch(보통 3.3pF/inch)인 각 단위 길이당 용량을 나타냅니다. 전송선로의 과도 임피던스가 일정한 값일 때 이 값을 전송선로의 특성 임피던스로 간주합니다. PCB의 마이크로스트립 라인과 스트립 라인의 경우 특성 임피던스는 그림 1과 같이 전송 라인 설계 도구 Polar Si9000을 사용하여 파악할 수 있습니다.

신호 무결성 및 솔루션에 영향을 미치는 요소

• 임피던스 매칭

고속 회로 설계에서는 빠르고 정확한 데이터 전송을 위해 임피던스 정합이 필요합니다. 데이터 축적 시스템은 일반적으로 그림 2와 같이 센서, 신호 조절 장치, AD 데이터 축적 칩, FPGA 및 SDRAM으로 구성됩니다.

AD9649는 1.8V 전원 공급 장치와 14비트 데이터 라인에 의한 병렬 샘플이 있는 AD 칩으로 적용됩니다. 샘플의 주파수는 20M로 설정됩니다. PCI9054는 PCI 인터페이스 칩으로 선택되어 DMA 데이터 전송을 지원합니다. 93LC66B는 PCI 구성 칩으로 선택됩니다. HY57V561620FTP-H는 데이터 저장소로 적용되며 각각 4M x 16bit의 메모리 공간을 갖는 4개의 BANK, 13행 주소 라인 및 9열 주소 라인으로 구성됩니다. EP1C6F256C8은 3.3V의 터미널 전압과 1.5V의 코어 전압으로 FPGA에 의해 선택됩니다. PCI 버스의 너비는 32bit이며 쓰기 및 읽기 클럭은 33MHz 클럭을 선택하고 최대 배선 및 읽기 속도는 초당 132MByte에 도달하여 축적된 데이터의 고속 전송을 지원할 수 있습니다.

PCB 설계 과정에서 다음 요소를 고려해야 합니다.

ㅏ. AD는 디지털과 아날로그의 혼합 부분으로서 PCB 설계의 핵심 중 하나입니다. 디지털 부분의 고주파 때문에 아날로그 부분은 간섭에 상당히 민감합니다. 적절한 처리가 구현되지 않으면 디지털 신호가 아날로그 신호를 간섭하여 EMI 문제가 발생하는 경향이 있습니다. 설계자가 따라야 하는 올바른 원칙은 다음과 같습니다. 첫째, 디지털 접지와 아날로그 접지는 혼합 신호로 PCB에서 분할되어야 합니다. 둘째, 아날로그 및 디지털 전자 부품은 아날로그 영역에 분산된 아날로그 접지와 디지털 영역에 분산된 디지털 접지로 분류됩니다. 셋째, 아날로그 접지와 디지털 접지는 영역 분할 주변의 자기 비드로 연결됩니다. 이러한 조치는 디지털 접지와 아날로그 접지 사이의 분리를 구현할 수 있습니다.

비. SDRAM은 데이터 축적 시스템에 적용되며, 매뉴얼에는 FPGA와 연결된 데이터 라인이 50Ω의 임피던스 정합으로 구성되어야 고속 전송이 가능하다고 명시되어 있는데, 이는 그림 3과 같다.

FPGA가 축적된 데이터를 SDRAM에 쓴 후 데이터를 유지하기 위해서는 지속적으로 새로 고침을 수행해야 하며 각 행의 새로 고침 주기는 64밀리초 이상이어야 합니다.

Polar Si9000 소프트웨어에 의한 임피던스 매칭 단계는 다음과 같이 표시됩니다.

ㅏ. 고속 신호선은 PCB의 윗면을 가로질러야 하고 구멍은 최대한 피해야 합니다. Microstrip 라인 구조 모델은 그림 4와 같이 소프트웨어에서 선택됩니다.

50Ω의 임피던스 매칭은 일반적으로 단일 단자 라우팅에서 수행되고 90Ω의 임피던스 매칭은 일반적으로 차동 라우팅(예:USB2.0 D+, D-)에서 수행됩니다.

비. 필요한 임피던스 매칭 값과 PCB 제작 기술의 특정 값은 유전 두께, PCB 재료의 유전 상수, 구리 호일 두께, 그린 오일 두께 및 그린 오일의 유전 상수를 포함한 매개변수와 함께 소프트웨어 인터페이스에 채워집니다.

아이템	설명	참조 및 계산된 값
H1	유전체 두께(PP 또는 보드 재료)	350만-850만
Er1	보드 재료의 유전 상수	4-4.6
W1	신호 라우팅 너비	임피던스 값 기준
C1	기질 재료의 녹색 iol 두께	0.8mil
C2	구리의 두께 및 녹색 오일	0.5mil
CEr	녹색 오일의 유전 상수	3.3
Zo	일치할 임피던스 값	단일 터미널:50Ω 차동:90Ω

PCB 제조사와의 커뮤니케이션을 통해 제작 기술의 특정 파라미터를 알 수 있으므로 리드의 폭을 파악할 수 있습니다. 차동 마이크로스트립 라인의 경우 리드 사이의 거리(S1)도 파악해야 합니다.

씨. 계산된 리드 폭이 상대적으로 크고 PCB 라우팅이 완료되지 않으면 PCB 제조업체와 더 많은 통신을 통해 설계 요구 사항을 충족하는 제조 기술의 매개 변수를 조정해야 합니다.

• 누화

누화는 신호가 전송 라인에서 전송될 때 전자기 결합의 결과로 인접한 전송 라인에 예기치 않은 전압 노이즈 간섭을 나타냅니다. 너무 많은 누화는 회로의 잘못된 트리거링으로 이어져 시스템이 정상적으로 작동하지 않을 수 있습니다. 누화는 전자기 결합에 의해 발생하며 결합은 용량성 결합과 유도성 결합으로 나뉩니다. 전자는 실제로는 간섭원의 전압 변화에 따른 유도 전류에 의한 전자파 간섭이고, 후자는 실제로 간섭원의 전류 변화에 따른 유도 전압에 의한 전자파 간섭이다. 간섭원의 상태가 변함에 따라 간섭받는 물체에 일련의 간섭 펄스가 생성되는데, 이는 고속 시스템에서 매우 일반적입니다.

누화를 처리하기 위한 조치는 다음과 같이 표시됩니다.
a. 인접 평면 사이의 라우팅 방향에서 직교성을 유지해야 합니다. 누화를 줄이기 위해 서로 다른 신호 라인이 있는 인접 평면에서 동일한 방향을 피해야 합니다. 특히 신호 속도가 상대적으로 높을 경우 접지는 별도의 라우팅 플레인으로 고려되어야 하며 신호 라인은 접지 신호 라인으로 분리되어야 합니다.
b. 라인간 크로스토크를 줄이기 위해서는 라인간 간격이 충분히 커야 합니다. 선로의 중심간 거리가 선폭의 3배 이상이면 상호간섭으로부터 70%의 전기장을 차단할 수 있으며 이는 3W 원리입니다.
c. 고속 신호 라인이 요구 사항을 충족하는 상황에서 결합 단자에 정합에 액세스하여 반사를 줄이거나 제거하고 누화를 줄일 수 있습니다.

신호 무결성 설계 방법의 적용

PCB 설계 과정에서 신호 무결성 이론을 기반으로 많은 설계 규칙이 요약되었습니다. 이러한 PCB 설계 규칙을 참조하면 신호 무결성을 더 잘 얻을 수 있습니다. PCB 설계 과정에서 다음을 포함하여 설계 정보를 자세히 알아야 합니다.
a. 부품 레이아웃 위치, 칩 부품에 대한 큰 전력 및 열 발산을 가진 부품에 대한 특별한 요구 사항이 있는지 여부.
b. 신호 분류, 속도, 전송 방향 및 임피던스 매칭 요구사항.
c. 신호 구동 용량, 주요 신호 및 보호 조치.
d. 전원의 종류, 접지, 전원 및 접지의 노이즈 제한 요구 사항, 전원 평면 및 접지 평면 설정 및 분할.
e. 클럭 라인의 유형과 속도, 클럭 라인의 소스, 방향, 클럭의 지연 요구 사항 및 최대 라우팅 요구 사항.

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